动态延迟模块的verilog编写

最新推荐文章于 2024-02-26 16:29:56 发布
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分类专栏： FPGA verilog HDL
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本文链接：https://blog.csdn.net/u010442328/article/details/42786339
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本文介绍了一种在FPGA项目中解决动态延迟问题的方案，涉及前仲裁、延迟和后仲裁三个模块。前仲裁模块利用3-8编码器思想，将输入信号分配到8级缓存流水线；delay模块通过状态机进行计数延迟；后仲裁模块通过“与”操作串联8路信号输出。文中包含各模块的block视图和modelsim仿真图，以及testbench文件。
摘要由CSDN通过智能技术生成

在FPGA项目中遇到一个问题，大体是要实现不同数据的动态延迟，而且要实现流水作业。如下为示意图：



为此思考了方案一


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有了方案，开始设计每个模块的实现，这里分为三个部分设计

1 前仲裁模块

这个实现的就是每个有两路信号过来时（以flag上升沿为标志），将这个信号依次分配给delay模块，可以考虑类似于3-8编码器的设计思路

下面为block视图


d1到d8是8级缓存，实现8级流水，当有信号来时，依次分流到d1——d8，再循环。

下面为modelsim仿真图


2 delay模块

这个模块实际就是一个状态机就能解决，分为idle 和 计数延迟两个状态

block视图为



3 后仲裁模块

使用 “与” 操作将8路信号串行输出

 

整体的block视图为

 

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