USB硬件设计指南

最新推荐文章于 2024-08-07 22:46:27 发布

grubly

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在 USB 设计中，USB 差分 DP/DM 对可工作于 480Mbps的高速模式，系统时钟可工作于 12 MHz、48 MHz 及 60 MHz，在硬件设计中属于高速设计部分，有许多方面需要特别注意，因为USB电缆容易形成单极天线，必须防止RF电流耦合到线缆上。

在设计USB电路时，最关注的信号有：

数据传输信号DP\DM：高速差分信号，容易受到外界噪声的干扰，影响信号的传输质量。

供电信号VBUS：供电信号引脚上的电源纹波会对数据传输信号产生很大的干扰，因此必须经过滤波。而且接地信号也要经过滤波，减少干扰。

原理设计

USB的电路比较简单，将USB控制器与USB接口直接互连即可，很多的考虑是出于对信号完整性和防静电（ESD）和过流保护的要求，典型的USB电路如下所示：

左端的端口信号直接与255的USB控制器部分相连。图中IC RT9702PJ5的作用是过流保护，下端的SRV05-4是一个稳压器，作用是静电防护。信号线DP和DM上串联的两个33OHM电阻是终端匹配电阻，作用是消除信号的过冲，得到更好的眼图。阻值的选择可以根据具体情况进行“试错”，用不同阻值的电阻接入电路测试，选择最合适的阻值。通常阻值的选择在22-33ohm之间，这是根据特性阻抗匹配原则推算出的阻值。

VBUS引脚和GND引脚上串联的两个68OHM的磁珠的作用是消除电源信号上的高频噪声，增强抗抖动性能。磁珠的电阻值介于47 OHM至1000 OHM之间（100MHz信号频率时）。

通常要将磁珠与去耦电容配合使用，一般用于芯片的模拟，锁相环（PLL）以及数字部分的电源终端引脚上，作用是最小化电磁干扰辐射。对于该磁珠与去耦电容阵列的布局应该尽可能的靠近芯片的位置，以实现线路自感及对系统的噪声影响的最小化。下图是推荐的电容及铁氧体磁珠阵列的搭配和布局：

为了实现更好的防静电放电和电磁干扰性能，需要采取一下措施：

1、在供电线路VBUS上采用一个10uF电容连接到USB连接器的外壳接地点（机架地——chassis GND）。

2、在引脚GND信号线路上采用一个10uF的电容连接到USB连接器的外壳接地点上。

3、如果采用了电压稳压器，则同时在输入及输出端放置10uF的电容去耦。该措施可以增强对静电放电的防御能力并降低电磁干扰。

叠层设计

由于USB具有高频特性，因此推荐的PCB至少为四层，各个叠层的示意图如下所示：

主要信号走线应布在同一层上，通常选择signal 1层。与该层直接相邻的应为GND层，采用无分割的整层地平面，提供良好的信号返回路径。走线最好不要跨层，实在不能避免走线跨层时应该最大程度的降低信号的过孔数量，同时要避免走线的返回路径跨越底层或电源层分割线处，如下图的两种情况，一定要设法避免：

布局设计

USB控制器与USB连接器应该尽可能的靠近，以减少走线的长度。
用于去耦和消除高频噪声干扰的磁珠和去耦电容应该尽可能的靠近USB连接器放置。
终端匹配电阻应该尽可能放置在靠近USB控制器的一端。
电压稳压器也应该尽可能靠近连接器放置。

布线设计

尽可能缩短走线长度，优先考虑对高速USB差分线的布线，尽可能的避免高速USB差分线和任何的接插件和边沿陡峭的数字信号线靠近走线。
尽可能的减少在USB高速信号线上的过孔数和拐角，从而可以更好的做到阻抗的控制，避免信号的反射。
禁止使用90°的走线拐角，使用两个45度来实现拐弯或用一个圆弧来实现，这将大大减低信号的反射和阻抗的不连续。
不要将信号线走在晶振、晶体、时钟合成器、磁性器件和时钟倍频的IC下面。
在信号线上避免出现短桩线（stub），否则将会导致信号的反射，从而影响信号的完整性。如果短桩线是不可避免的话，那么确保其长度不要超过200mils。
尽可能将高速信号线走在同一层里。保证走线的返回路径有一个完整的无分割的镜像平面(VCC或GND，优先选择GND平面)。如果可能的话，不要将走线跨越镜像平面分割线（如电源平面上不同电源的分割线），否则将会增加自感系数且增大信号的辐射。
差分信号线并排一起布线。

差分信号布线