verilog
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公孙璃
这个人很懒,什么都没有说。
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有限状态机设计
URL: http://www.cnblogs.com/woshitianma/archive/2013/01/07/2849580.html1. 状态机的基本概念数字系统分两大类FSM:Moore和Mealy。FSM是用来表示有限个状态之间转移和动作等行为。1.2 Moore状态机Moore FSm由Edward F. Moore 提出。特点是输出只由当前状态转载 2014-01-06 17:57:03 · 822 阅读 · 0 评论 -
Verilog状态机的编写学习
URL: http://www.cnblogs.com/woshitianma/archive/2013/01/03/2843044.html转自:http://bbs.ednchina.com/BLOG_ARTICLE_53109.HTM时序电路的状态是一个状态变量集合,这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息状态机采用V转载 2014-01-06 17:58:35 · 896 阅读 · 0 评论 -
verilog程序,ISE 10.1环境下,检查语法和仿真均可,综合出错“ this signal is connected to multiple drivers.”
URL: http://blog.csdn.net/jbb0523/article/details/6946899背景:Xilinx公司的FPGA ,ISE 10.1 开发环境, verilog HDL语言问题描述:检查语法没有错误,用modelsim仿真也可以,但综合时出错,错误如下: ERROR:Xst:528 - Multi-source in Uni转载 2014-01-09 13:13:29 · 1264 阅读 · 0 评论 -
Verilog代码编写规范
URL: http://hi.baidu.com/wang_wenchuan/item/03d8ae3cf32c6eb8633aff89一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范,经常是一个不太受欢迎的话题,但却是非常有必要的。每个代码编写者都有自己的编写习惯,而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码,阅读起来容易接转载 2014-01-13 14:28:21 · 1012 阅读 · 0 评论 -
Verilog HDL数据类型
URL: http://blog.csdn.net/formerman/article/details/4540628Verilog HDL的数据类型分为两大类:线网类型和寄存器类型。线网类型主要表示Verilog HDL中结构化元件之间的物理连线,其数值由驱动元件决定。如果没有驱动元件接到线网上,则其默认值为高阻z。寄存器类型主要表示数据的存储单元,其默认值为不定x。二者最大的区别在转载 2014-01-13 14:23:47 · 1355 阅读 · 0 评论 -
ISE布线时避免优化buf的方法_/*synthesis syn_keep = 1*/
URL: http://blog.csdn.net/lishufei/article/details/6080193在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本):wire bufin /* synthesis syn_keep=1 xc_props="X" */;具体解释:1、syn_keep=1就是保留这个信号线,是它成为一个instance(synp转载 2014-03-14 11:50:13 · 5061 阅读 · 0 评论 -
zedboard--用户自定义IP核(pwm发生器)设计(二十)
URL:1:实验说明:对于Zedboard的用户自定义的IP核有两种可行的方案:一:通过EMIO交换数据(GPIO,SPI),这个其实就是将PL的IP核看作系统的外设,在数据交互性能和效率上都有很大的缺陷。(不常用)二:利用向导来制作满足AXI协议的IP核,向导自动生成总线相关的代码,做好地址译码逻辑,读写控制逻辑,并在用户工作区生成一些寄存器。我们写的PL逻辑通过转载 2014-04-08 16:00:53 · 1236 阅读 · 0 评论 -
FPGA设计开发软件ISE使用技巧之:片上逻辑分析仪(ChipScope Pro)使用技巧
URL: http://www.icbuy.com/info/news_show/info_id/182769.html6.7 片上逻辑分析仪(ChipScope Pro)使用技巧 在FPGA的调试阶段,传统的方法在设计FPGA的PCB板时,保留一定数量的FPGA管脚作为测试管脚。在调试的时候将要测试的信号引到测试管脚,用逻辑分析仪观察内部信号。 这种方法存在很多转载 2014-06-11 17:49:23 · 10947 阅读 · 0 评论 -
简单实用的按键去抖Verilog实现
和单片机用软件实现消抖是一样的原理,这里有一个采样时钟,对按键输入信号进行采样,用两个计数器对高低信号持续时间进行计时,当达到阈值时,就认为信号稳定,输出稳定的信号。一下是代码,为了方便仿真时间,设定采样持续时间为4个时钟周期。module key_fangdou(clk,key_in,key_out);parameter SAMPLE_TIME = 4;input clk转载 2014-10-19 11:49:32 · 10678 阅读 · 0 评论