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Xilinx ISE
公孙璃
这个人很懒,什么都没有说。
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防止ISE综合时内部信号/模块被综合掉
URL: http://blog.csdn.net/guqian110/article/details/169096271. ISE综合掉内部模块和信号ISE 综合的时候会自动优化掉模块内部的一些信号,甚至是模块也有可能被综合掉...但是,有时候为了调试,在chipscope中要观察这些内部的reg和wire,这时候就需要手动设置ISE的综合选项或者在代码中添加约束转载 2013-12-30 14:54:44 · 2857 阅读 · 0 评论 -
XPS打不开mph或ucf文件的解决办法
XPS中,在project区域daka有可能双击ucf文件无法打开,这是由于XPS选择的文本编辑器设置导致的,XPS默认使用ISE的文本编辑器,但是如果你的ISE软件里面设置的编辑器不是ISE的文本编辑器而是其他编辑器,而该编辑器的安装路径有空格,那么XPS里面就有可能打不开UCF文件,那就需要将ISE软件里面的文本编辑软件选择设置为ISE文本编辑软件,具体设置为:打开ISE13.3软件,EDIT原创 2014-05-29 16:07:30 · 2541 阅读 · 0 评论 -
CHIPSCOPE原理
URL: 用chipscope的理由很简单--省钱。那么他是怎么回事情呢?我就简单介绍一下他的原理。先说说功能---只能通过JTAG接口,在线、实时的读出FPGA的内部信号。再说说原理---利用FPGA内部富余的Block RAM,根据用户设定的捕获条件,将信号实时保存到这些BR中,然后通过JTAG接口传送到外部的计算机。(这个东西其实很简单,我们都可以做出来)再来看一下构造,转载 2014-05-29 13:07:16 · 1489 阅读 · 0 评论 -
一步一步学ZedBoard & Zynq(四):基于AXI Lite 总线的从设备IP设计
URL: 本小节通过使用XPS中的定制IP向导(ipwiz),为已经存在的ARM PS 系统添加用户自定IP(Custom IP ),了解AXI Lite IP基本结构,并掌握AXI Lite IP的定制方法,为后续编写复杂AXI IP打下基础。同时本小节IP定制方法同样适用于MicroBlaze处理系统。本小节定制的是简单LED的IP,只有一个数据寄存器,向其写值就可以控制8转载 2014-06-05 13:23:31 · 1662 阅读 · 0 评论 -
【学习笔记】zedboard上freertos 按键中断
URL: http://blog.csdn.net/oxp7085915/article/details/17377655代码工作流程:在freertos系统中创建一个二值信号量,并且创建两个任务,任务A:循环输出helloworld,任务B:获取二值信号量,当获取到后设置LED灯亮或灯灭,如果没有获取到则挂起,直到获取到二值信号量。设置按键中断,并在按键中断程序中释放二值信号量。转载 2014-04-10 15:53:46 · 1288 阅读 · 1 评论 -
Xilinx EDK下的MHS文件
URL: http://www.eefocus.com/JohnWoo/blog/12-04/246785_db665.html使用Xilinx EDK建立工程时有几个关键文件:system.xmp EDK工程的顶层工作为文件system.mhs EDK工程的系统硬件规范,包括系统的设备、对应参数以及接口连接,MHS文件项目的硬件基础。system.mss EDK工转载 2014-03-18 12:59:06 · 1690 阅读 · 0 评论 -
xilinx PowerPC 中断
URL: http://hi.baidu.com/firstm25/item/b8343ef87a255810fe3582b6 PowerPC内核仅支持两个外部中断源,在处理多中断要求时需要引入“中断控制器(interrupt controller,INTC)”。这是EDK提供的中断处理机制,并提供了三种中断处理的驱动(drivers):OPB_INTC(挂在PLB或OPB总线上的外转载 2014-03-18 17:11:36 · 1908 阅读 · 0 评论 -
ISE布线时避免优化buf的方法_/*synthesis syn_keep = 1*/
URL: http://blog.csdn.net/lishufei/article/details/6080193在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本):wire bufin /* synthesis syn_keep=1 xc_props="X" */;具体解释:1、syn_keep=1就是保留这个信号线,是它成为一个instance(synp转载 2014-03-14 11:50:13 · 5055 阅读 · 0 评论 -
verilog程序,ISE 10.1环境下,检查语法和仿真均可,综合出错“ this signal is connected to multiple drivers.”
URL: http://blog.csdn.net/jbb0523/article/details/6946899背景:Xilinx公司的FPGA ,ISE 10.1 开发环境, verilog HDL语言问题描述:检查语法没有错误,用modelsim仿真也可以,但综合时出错,错误如下: ERROR:Xst:528 - Multi-source in Uni转载 2014-01-09 13:13:29 · 1259 阅读 · 0 评论 -
verilog HDL中wire和reg的区别
URL: http://www.cnblogs.com/tureno/articles/2218669.htmlwire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接)。reg表示一定要有触发,输出才会反映输入的状态。reg相当于存储单元,wire相当于物理连线。reg表示一定要有触发,没有输入的时候可以保持原来的值,但不直接实际的硬件电路对应。转载 2014-01-06 14:55:49 · 2907 阅读 · 0 评论 -
ISE中使用notepad++ 的设置及quicktext插件的安装方法
URL: http://blog.csdn.net/love_sunshine/article/details/6004929ISE的开发环境不如VS友好,不提供自动缩进,每次自己敲空格会特别繁琐,而且代码不够工整。解决这个问题的方法之一是使用notepad++编辑代码,具体设置如下:安装notepad++假设装在D盘,下载插件quicktext,这里用的版本是v0.2.1,解转载 2013-12-31 14:50:17 · 2765 阅读 · 0 评论 -
Zing AXI总线Chipscope参考设计
URL: http://xilinx.eetrend.com/article/4315?quicktabs_1=0按键点灯设计 (使用14.3版本软件)本参考设计基于Zing开发板。主要是熟悉ZYNQ器件开发及调试的基本步骤。主要包括,UART测试、采用PL端逻辑设计PS外设、AXI总线Chipscope调试、定时器中断设计、按键及点灯的设计。一、建立工程:1、 打转载 2014-05-29 13:09:23 · 2105 阅读 · 0 评论