单总线CPU设计(定长指令周期3级时序)(HUST)

1.MIPS指令译码器设计

2.定长指令周期---时序发生器FSM设计

3.定长指令周期---时序发生器输出函数设计

4.硬布线控制器组合逻辑单元

5.定长指令周期---硬布线控制器设计

6.定长指令周期---单总线CPU设计

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第1关：MIPS指令译码器设计

利用比较器等功能模块将32位MIPS 指令字译码生成LW、SW、BEQ、SLT、ADDI、OtherInstr等指令译码信号：

实验内容

利用数字逻辑电路相关知识设计定长指令周期的三级时序系统，时序发生器包括状态机和输出函数两部分，本实验要求设计状