定长指令周期---时序发生器FSM设计

定长指令周期—时序发生器FSM设计

实验目的
帮助学生理解传统三级时序系统中时序发生器的基本原理，学生能设计定长指令周期的时序发生器状态机以及输出函数。

实验内容
利用数字逻辑电路相关知识设计定长指令周期的三级时序系统，时序发生器包括状态机和输出函数两部分，本实验要求设计状态机。

上一关实现了指令译码器后，就可以开始实现上图中的另外一个核心功能模块，时序发生器了，时序发生器内部框图如下图所示，主要包括状态寄存器，状态机组合逻辑，输出函数组合逻辑三部分。其中状态机负责现态与次态的转换，输出函数根据当前状态生成状态周期电位和节拍周期电位。

单总线结构中如果采用定长指令周期，所有MIPS指令都需要3个机器周期，每个机器周期4个时钟节拍，一共需要12个状态，状态图如下：

按状态图填写相应的excel表，自动生成次态逻辑表达式后，即可在logi