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RSS订阅原创 note DDR&MCU
dqs到dq的间距也是线宽的两倍，组跟组之间也是两倍线宽，dqs的差分等长要求是1皮秒（6mil），dq和 dqs是5皮秒。控制线：csb，cke，odt50欧10%，2倍线宽间距，10ps误差等长，l2a和l2b的长度匹配在5mil。可维护性：考虑到后期维护和调试的需要，尽量选择易于访问和测量的引脚，以便于故障排查和调试。控制命令线（cke，cs，odt，ras，cas，we）和地址线和clk搭配，做等长。cs片选信号，odt是内部电阻动态调节控制信号，RAS，CAS是行列地址的控制信号，
2024-01-09 19:36:03
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原创 逆变器笔记
升压：通过PWM信号控制上下MOS管的导通和关断产生交变电压，通过变压器的产生交变的磁场，再在变压器次级产生交变电压，经过桥式整流滤波得到直流电压。自举电容：在驱动IBGT时候，VCC给自举电容充电，上管导通，发射级浮地，在此加入的自举电容的电压也会到上管的集电极电压。芯片驱动，如SG3525，输出信号经过推挽电路的放大作用，增强驱动能力，输出信号再给后级电路。根据输入功率，输入电压，输出电压，效率，算出电流，浪涌电流考虑是电流的五倍。选择合适的MOS管和IBGT：主要是耐压，限流，导通电阻。
2024-01-07 14:39:39
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原创 PCB设计
对于通过电缆连接到机柜外的IO信号，需要干净的地，静地可以是金属机架，静地不连接到单板内部的参考地；射频信号线在表层穿过屏蔽腔体时候，开槽门，门高大于0.5mm，门宽使信号线满足与屏蔽腔体1mm间距；电容靠近屏蔽腔体，一端接需要滤波的信号线，一端接屏蔽腔体，抑制对外辐射电容装里面，抑制外界对他干扰电容装屏蔽腔体外侧。屏蔽腔体底面积一定时候，想提高他的最低谐振频率，要增加长宽比，避免正方形腔体；开槽数量要减少，严禁开槽布线。电容连接不同区块，信号跨开槽要桥接，沿着信号路径将地平面连接，布线带一根跟随地线；
2024-01-06 22:50:10
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原创 PCB设计
两个容值相同电容并联比单个好（在高频），因为减小了引脚引线电感，三端电容利用引线电感，与电容构成T型低通滤波器，加强滤波，但是地脚的引线电感可能导致电容失效。储能电容保证板子各处电压不变，频率速率并且功耗大的器件需要加储能电感，一般都是1uF-100uF钽电容，储能电容靠近电源侧走线尽量细，增加走线阻抗；布局电流尽可能顺，关键信号尽可能短，靠近信号打地孔或者包地，模数分离，模拟参考模拟地，数字参考数字地。层：同一平面成层电源不交互错杂，电源分割尽量少，器件下面有一层地，高速信号有参考地，主电源有参考地。
2024-01-05 22:45:57
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原创 CAN芯片基本介绍
接受：CANH CANL压差小于等于0.5V（隐），RX为1；CANH CANL压差大于等于0.9V（显），RX为0。简单CAN芯片的构成：TX RX GND VCC CANH CANL Rs Vref。发送：TX为1，CANH CANL隐形压差小；为0，CANH CANL显性，压差大。Vref接到CAN总线各串一个电阻，隐形时候这里电压是1/2VCC。CAN信号是差分信号，需要保持良好的信号完整性，与其他信号分离。CANH CANL之间接终端电阻，消除信号反射。靠近芯片的终端匹配电阻，匹配阻抗。
2024-01-03 19:36:21
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原创 NMOS电平转换
当给2低电平，由于三极管内的体二极管的存在，s的电压会是体二极管的管的压降的电压，此时MOS导通，1为低电平。当1给低电平，此时Us是0，Ug是3.3V，大于导通（开启）电压，足够导通，2端电压也是0。当1先给一个高电平，此时Us是3V3，Ug也是3V3，此时截止，2端的电压由2的上拉决定。当给2高电平，Ugs仍然是3V3-3V3，截止，此时1为3V3。此处VC1为1，示波器是2.
2024-01-03 19:35:01
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原创 矩形波发生器
设开始状态运放是正饱和状态，输出电压会通过电阻给电容充电，电容的电压等于反相输入端电压。随着给电容充电的过程进行，只要电容的电压小于同相输入电压，此时运放就是正饱和的状态，输出就是+Uom。当Uc大于同相输入电压时候，运放由正饱和转为福报和，输出由+Uom变成-Uom，电容开始反向放电。只有当Uc下降到同相输入电压以下，此时才会又从负饱和变成正饱和，然后循环，输出矩形波。如果想控制占空比，可以在电容那边的电阻加二极管，再并一组，通过调节电位器来对占空比进行调节。此处可以和BUCK电路的电压输出联想。
2024-01-02 19:04:09
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原创 运算放大器
集成运算放大器输出特性：放大线性区很窄，同相输入电压u+，只要略高于反相输入电压u-，输入电压u0就达到正饱和值+Uom（即接近正电源电压）；虚断：i+=0得u+=0 虚短：u+=u-=0 此时反相输入电压的电阻上面电流i1=（u输入-u-）/R,再将u12单独作用，u11短接置0，此时相当于同相比例运算，u12=u+=u-=分压...得u’’0；反馈电流iF=i1，所得输出电压u0=u- -Rf*iF。同相比例放大，反向加法运算，同相加法运算类似。并联反馈：反馈信号和输入信号加在同一输入端。
2024-01-01 20:13:30
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原创 MOS管的放大和开关
其二是分压式偏置电路，Rg1和Rg2不能取太大，Rg高阻值（大于1M欧），同样静态时候栅极电流为0，Rg的电流为0，此时栅极电位Vg=Rg2/(Rg1+Rg2)UDD，源极还是Vs=Rs*Id，因此栅极偏压就是Ugs=Vg-Vs。漏级电流Id流过源极电阻Rs产生的压降Vs=IdRs，因此栅极静态电压为Uds=0-Vs=-IdRs，此时的电流Id=Ugs为0时候的漏级电流*（1-Ugs/夹断电压Ugsoff）²（Ugs反向电压加到一定值，耗尽层合拢使导电沟道夹断时候的电压）。1.MOS管的静态工作点。
2023-12-30 19:33:00
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原创 BUCK电路
有VIN,SW,BOOT,GND等脚，电源输入到芯片内部经过内部处理，在sw脚输出，上管为NMOS管的情况下，在L前需要加一个电容Cboot到HS driver 以便NMOS管符合它自身的导通条件，如果想增快自举速度可以在Cboot边上串一个R，一般5-10欧姆，太大会导致Cboot充电不足。实际芯片会存在寄生电容和寄生电感，他们谐振会导致振铃，因此我们会在L之前加一个RC缓冲抑制电路，C的大小约为寄生电容的3-4倍，太大会导致功耗增加，太小谐振抑制效果不明显。在BUCK电源芯片中，
2023-12-29 22:27:18
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原创 【无标题】
而当NMOS关断，输出是高阻状态，开漏输出的IO没有高电平，因此需要上拉电阻。开漏输出的线与，只有两个输出的MOS管都关断时，输出才是高电平，有利于保护电路。当信号源输出上升时，Q1导通，Q1发射区输出一个电压给电容充电，Q2不导通。当电容电压足够高的时候，此时Q2的发射区电压高于Q2基区时，Q1的发射区电压高于Q1基区，此时Q2导通，Q1截止。当信号源输出下降时，Q2最初还是导通，随着C1的消耗，Q2出现截止，当Q1的基区大于发射区时候，此时Q1又将导通。GPIO口的NMOS导通，输出低电平。
2023-12-28 19:49:53
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原创 MOS和三极管
E区电子往C区流动，也就是在基区聚集很多电子，在基区加电源正，相当于往基极投入空穴，和电子中和，形成基极电流Ib。因为在此过程中，只有少部分电子与基区空穴结合形成基区电流Ib，大部分还是被Uc带走，因此Ib＜Ic，因此这个过程可以被看作是用基区的小电流控制集电区的大电流。其中Ugs越大，N沟道越厚，电阻越小，电流自然越大。另外一种N沟道耗尽型，在制作它的时候，两个N之间已经形成了N型导电沟道，但是在表面的绝缘层加了正离子，这个时候，在GS两端加正向电压，N沟道更宽，漏级电流更大。
2023-12-27 17:46:36
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原创 基于ANSYS仿真的POC电路改善
靠近DC端的电感值会较大，作用是对高频产生阻抗，还有对二极管的反向漏电流阻碍，此处电感往往会并联电阻，作用是阻尼。电感的阻抗对频率的感值成正比。因此，设计时候要避免过孔和走线过长，同时线与地铜之间也会存在干扰。POC电路需要尽量避免过孔，走线短粗，选择合适的铺铜距离。走线不当会导致寄生电感值较大，L=真空的磁导率*走线磁导率*匝数的平方*长度/面积。2、可以通过ANSYS对比不同走线和过孔对S参数的影响，对POC电路进行改善。POC的大致构成是电容，磁珠，电感并联电阻。磁珠的作用是对高频信号产生阻抗。
2023-12-26 17:10:39
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原创 POC电路S参数测试以及ANSYS SIWAVE的仿真
端口2匹配时候，端口1的回波损耗（S11），由于阻抗不匹配产生。然后完成板端参数设置，包括PCB材料厚度，过孔性质等，调整完一切OK后，再导入对应器件模型，单机元件编辑属性，在assignment创建类以及更新。端口2匹配时，端口1到2的插入损耗（S21），在加入东西后，发射机和接收机之间的信号衰减。需要在测试前先进行端口的校0，此处若是需要带某一电流测试，需要先接入电源，加上负载后校0，在此基础上将PORT接入待测电路。1.以AD为例，将PCB文件导出为ANF格式，在siwave中导入。
2023-12-25 18:54:43
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空空如也
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