[Verilog语言入门教程] Verilog 简介

主页： 元存储的博客

全文 2100 字。

前言

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。

Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。

Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。

1. Verilog 简介

最初由Gateway Design Automation公司（后来被Cadence Design Systems收购）的Phil Moorby于1984年创建。

Verilog的发展历史如下：

• Verilog-1984：