[Verilog] 除法器

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除法器种类与实现

1. 硬件除法器

1.1 除法操作符：/

• Verilog语法示例：

  reg [7:0] dividend;
  reg [3:0] divisor;
  reg [3:0] quotient;
  
  always @(dividend, divisor) begin
      quotient = dividend / divisor;
  end
  

1.2 二进制除法器：

/*quotient_reg用于存储除法运算的商。*/
module binary_divider (
  input [N-1:0] dividend,
  input [M-1:0] divisor,
  output reg [N+M-