《LPMM》——Chapter1

1.1

  随着先进工艺技术的发展，特征尺寸缩小到一定程度时，泄漏电流急剧增大，在某些工艺节点下相当甚至超过动态电流。
  由于功耗密度已经非常大（对封装等来说接近极限），因此，不再通过提高时钟频率来提升性能，而是采用多处理器芯片（多核），取代单核高性能芯片。

  降低泄漏方法：

• 电源门控PG（在闲置时power down该模块，工作时再上电）
• 多阈值库（tradeoff 泄漏vs速度，高vt的泄漏小但是速度慢）
• 多电压供电（不同工作模式的电路工作在不同电压下）
• 电压缩放技术（根据模块的工作负载和性能要求改变电压/频率）
   
   

1.2 低功耗的重要性

功耗密度对封装和可靠性提出了很大的挑战；
降低功耗很关键（除了成本、面积、速度外）；
 
 

1.3 功耗vs能量

功耗power和能量energy的区别：功耗是瞬时的，能量是功耗在一段时间内的总和。
即power大不代表energy大，反之亦然，还取决于工作模式和时间。
 
 

1.4 动态功耗

SOC总功耗主要分为静态和动态。
CMOS中静功主要是由于漏电流导致的。
动态功耗分为两部分——switching power（主）+ internal power

动功成分	来源	表达式	地位	图示
switching power	对输出电容充放电	$$P_{dyn}=C_L\times VD{D}^2\times f_{clk}\times P_{0\to 1}$$	动态功耗的主体
internal power	1.短路电流（过渡时NMOS&PMOS都on）； 2.对内部电容充放电；	$$P_{dyn}=VDD\times I_{leak}\times f_{clk}$$ （其中$I_{leak}$包括了短路+内部电容充放电电流）	一般忽略

• 可以看出 $P_{dyn}$主要与VDD和f有关 ；
• 由于Pdyn对VDD的依赖性呈平方关系，所以降低VDD效果显著，但会降低速度；

For blocks：多电压——对不同速度要求的模块提供不同的电压；
For processors：电压缩放——对不同性能要求的操作提供不同的电压和频率；（在程序运行时动态地改变）

• 时钟门控也可以降低动态功耗；
   
   

1.5 降低动功和静功的冲突

降低动功最有效的方法是降低VDD，但会降低$I_{DS}$（导通电流），从而降低速度；
可以通过降低vt来补偿（增大$I_{DS}$、提高速度），但会急剧增大$I_{SUB}$（亚阈值漏电），从而增大静功。
 
 

1.6 静态功耗

主要来自泄漏电流；

亚阈值、栅漏、GIDL、DIBL、pn结泄漏、穿通、窄沟、热载注…

一般以亚阈值泄漏($I_{SUB}$)为主（随温度升高），先进工艺节点下栅漏比重逐渐增大；
可以认为**$P_{sta}$主要与VDD和$I_{leak}$有关**；

  减小漏电方法：

• 多阈值：采用不同vt的cell（✔）
• PG：（✔）
• VTCMOS（可变阈值）：对mos衬底施加电压（反偏是增大vt），但是增加了lib的复杂性；（×有效性低）
• 串联效应：多个串联的关闭mos漏电比单个关闭mos小几个数量级；（×不够普适）
• 长沟到器件：动态电流低，速度变慢，动态性能变差；（×）