F28027第三节课---系统时钟（二）

今天还是继续学习时钟

今天看芯片手册的时候，发现自己昨天好敷衍。。今天必须要来做点补充，不然虚的慌

第一、安全装置watchdog

首先看下watchdog整体装置：

看门狗要复位输出脉冲信号，从Generate Output Pulsemo模块来看，有两个控制条件：SCSR.WDENINT（选择输出信号）和输入一个有边沿跳变的脉冲信号（上图所示1），这里我们就不重点讨论WDENINT取值了，因为我们现在要做的是关闭看门狗，无复位信号输出。

上图所示的方框1，是一个二输入或门，也就是方框2或者看门狗计数器模块任何一个有高电平的跳变信号，或门输出就是一个高脉冲信号，也就是有复位信号产生，这显然和我们的本意是不相符的，我们现在要做的是使方框2和看门狗计数器都输出低电平。

对于方框2，是一个异或门，也就是当两端输入的电平是一样时，输出为低电平，否则输出高电平。通过上面的分析，我们需要该异或门输出低电平，也就是两端输入保持一直，就需要WDCR.WDCHK=101B。

对于看门狗计数器，有一个输入信号和一个复位控制信号，也就是有两种办法让计数器输出保持低电平：无输入信号和周期性写复位信号。当看门狗使能位WDCR.WDDIS=1，使能禁止，就会导致无输入信号；周期性写复位信号，也就是看门狗复位密钥寄存器WDKEY先写一个0x55，然后再写一个0xAA，就会产生一个复位信号。在这里我有个疑问，密钥寄存器的输出连到一个单边先取反再或的一个二输入或门，由于或门的另一端是直连一个高电平，然后取反，也就是这端输入始终保持低电平，或门的输出值也就是等于密钥寄存器的输出值，那既然这样的话，这个或门在这里有什么其他的神奇作用呢？欢迎各路大神吐槽指点。

好了，啰嗦到这里，昨天关闭看门狗那一条语句SysCtrlRegs.WDCR= 0x0068也就很清晰明了了，那继续下一个时钟问题。

第二、时钟源

废话不多说，还是先上图，再一步一步的分析：

图中这么多圈圈框框的，有没有晕晕的感觉，昨天我就是看这个图特烦躁（还没有圈圈框框），走向绕来绕去的，今天反省了下，静下心好好的看了下这个结构图，还是so easy的嘛，就是几个开关选择器而已，来，一起来看下怎么简单：

首先，该芯片总共可以有四个时钟源，内部振荡器1、内部振荡器2、晶体振荡器、外部时钟输入，这四个时钟源具体接入方法大家直接看上面这个图就知道了，我就不啰嗦了，其中INTOSCnTRIM是对内部10M时钟信号进行粗调和细调的。

上面所有的圈圈框框，除了XCLK[XCLKINSEL]控制信号以外，其他都是由CLKCTL时钟控制寄存器控制的。

假设我们现在需要以内部振荡器1为时钟源，那就要关闭内部振荡器2、晶体振荡器、外部输入时钟。

先来操作最简单的，关闭晶体振荡器和外部输入时钟，如上图的左下角，也就是XTALOSCOFF=1、XCLKINOFF=1，这两个时钟源模块输出信号为低电平了，也就是左下角那个异或门输出为低电平；

再来关闭内部振荡器2，只要INTOSC2OFF控制信号为低电平，内部振荡器2就关闭了。

最后就是输出内部振荡器1的时钟信号。最重要的是打开内部振荡器的控制信号INTOSC1OFF=0，然后就是把该信号送到CPU时钟模块，时钟模块一般由PLL锁相环电路构成，所以我们只要把时钟基准信号送到PLL模块，也就是方框2，使OSCCLKSRCSEL=0，其他几个输出信号是watchdog和timer2的，若需要，打开相应的开关状态即可。

至此，昨天打酱油的东西全部复习了一遍。

第三、PLL锁相环

刚才第二点最后也说了，时钟源基准信号是送到PLL锁相环电路进行相应的调理之后才能作为系统时钟的，PLL锁相环电路场景分为两种：正常模式和跛行模式。

简单来说（还是习惯性的先上图），PLL工作模式如下：

从图中看，主要由两个寄存器控制PLL锁相环装置：PLLCR、PLLSTS，下面我们来看下这两个寄存器：

先看简单的PLLCR：

从上面很直观明了的知道，PLLCR[DIV]和PLLSTS[DIVSEL]组合起来进行时钟调理，独立看是没有意义的。

那我们现在来看下PL