Sub1GHz layout 高频布线建议 -以A7129/A7139為例

1.铺铜plane

1.1 不要铺成尖角出现，会变成电磁波的能量辐射出去，请将铺成弧!

1.2 铺铜连接方式，请设定为direct connect ,不要设定relief connect;目的为增加下地PAD的接地面积

2. 元器件接地的脚周围的尽量多打下地via

2.1 多打via,减少寄生电感的影响，增加接地性

2.2 Via要打得巧，紧靠下地pad(切忌不要打在pad上面，防止元件吃锡不足)

2.3 多打下地via,减少回流面积。

3. RF输入输出(pin2 pin3)电路中下方不能有电源走线

3.1 高频线与电源会相互干扰，会影响power(TX)及感度(RX)

4. Pin5与pin6锁相电路元件下地pad接地区域请与toplayer隔离，请直接打via下地到背面，与bottomlayer相连

4.1 由于顶层走RF电路，杂讯较多，减少toplayer杂讯的copper量，bottomlayer 相对更加干净

4.2 Pin5与pin6是敏感电路，如果与toplayer大地相连会影响感度8db左右

5. IC PCB 封装底部请打九个via下地

5.1 由于7139是QFN封装，底部为地,必须通过一些via将芯片地与PCB地很好的结合起来.

5.2 IC背面接地区域四角尽量延伸与toplayer大地相连，增加IC底部接地面积

6. Pin4 与pin7 IC 接地节点 请在其PAD旁边先打两个下地via

6.1 目的是先将无用的杂讯先提前滤掉，避免进入IC内部

7. 在射频前端电路，相邻电感要相互垂直放置，以避免互感，减少耦合

8. 电路元器件，尽量丝印紧靠，并使用较小封装

8.1 目的是减少两元件之间的走线，减少走线的电感量产生

9. 电源走线

9.1 电源滤波电路中的电容尽量靠近VDD pin脚，以确保滤波电容与进入VDD的环路面积最小

9.1.1 强调一点:参考电路中的电源滤波电容一个都不能少，每个电容都有其不同的作用，少了会有死机或振荡现象

9.1.2 进入IC之前，电源先经过大电容，再经过小电容滤波(小电容靠近IC pin,大电容放外面)

9.2 电源VDA走线与电源REGI走线之间，打via包地做隔离，减少相互之间的干扰

10. 晶振

10.1 晶振size3225，晶振的下地PAD请与toplayer ground隔离，打VIA下地与bottomlayer ground相连

10.1.2 晶振有49S插件;还有size更小的2520贴片封装

10.1.3 如果客户采用外挂电容，请将电容下地PAD与顶层隔开，打via下地与bottom layer相连，减少晶振倍频对sensitivity的影响

10.1.4 PCB封装中间是可以走线的

10.2 晶振尽量靠近IC，减少晶振走线长度，同时晶振及其晶振走线下方不要走任何走线

11. 务必要留出测试点，为了for研发调试及治具测试 测试点size直径最少大于1.5mm 两测试点之间大于2.0mm

11.1 留出SPI测试点 (SCS SCK SDIO GIO1 GIO2)

11.2 留出REGI(电源)及GND测试点

11.3 留出RF测试点及RF参考地测试点

12. 滤波器架构

12.1 滤波器架构是为了for法规使用，如果客户不过法规，滤波电路可以省掉

12.2 滤波器电感与电容的摆放位置，请严格建议如下

12.3 架构中电感与电容的位置不能更改，是阻抗匹配的架构

13. 对于RFIC A7129 A7139 射频前端的有多个电感时，请确保layout时，电感之间相互垂直，目的是减少电感之间的互感;如下图所示

14. 对于RFIC A7129 A7139;pin7与pin8之间的连着一颗High Q电感，如下图所示

14.1 确保电感尽量靠近IC pin脚，减小走线

14.2 走线请勿多次走折，pin7引脚走折线，pin8引脚端口走直线与电感直接相连即可

15.洗板

12.1 板厚:0.8mm

12.2 板材:FR-4

12.3 表面:镀化金

12.4 Via :盖油

16.畫板時: 有時候因為面積限制,元器件不見得都要90度擺放(垂直或水平), 可以用任意角度(ex: 45, 30度)來擺放