3 计算机组成原理第三章存储系统主存简单模型及寻址半导体寄存器存储器分类主存与CPU连接双口RAM和多模块寄存器

最新推荐文章于 2023-04-13 21:10:59 发布

来车车厘子.

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存储系统总述：
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1 主存简单模型及寻址的概念

1.1 主存储器

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存储体负责存储具体的二进制位
地址寄存器接收外部功能部件传到存储器的地址
数据寄存器暂存要传出去或传进来的数据信号
存储体、地址寄存器、数据寄存器在一个时序控制逻辑的控制下协调工作

1.1.1 存储器芯片的基本结构

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存储矩阵：由大量相同的位存储单元阵列构成。
译码驱动：将来自地址总线的地址信号翻译成对应存储单元的选通信号，该信号在读写电路的配合下完成对被选中单元的读/写操作。
读写电路：包括读出放大器和写入电路，用来完成读/写操作。
读/写控制线：决定芯片进行读/写操作。
片选线：确定哪个存储芯片被选中。可用于容量扩充。
地址线：是单向输入的，其位数与存储字的个数有关。
数据线：是双向的，其位数与读出或写入的数据位数有关。
数据线数和地址线数共同反映存储芯片容量的大小。

如地址线10根，数据线8根，则芯片容量=2¹⁰×8=8K位。

n位地址一>2ⁿ个存储单元总容量=存储单元个数×存储字长

=2³×8bit=2³×1Byte=8B

8×8位的存储芯片

常见的描述：

8K×8位，即2¹³×8 bit = 8 KB 地址线13根，数据线8根
8K×1位，即2¹³×1 bit = 8 Kb=1 KB
64K×16位，即2¹⁶×16 bit

1.1.2 寻址

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2 半导体存储器

2.1 半导体随机存取存储器

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2.1.1 DRAM的刷新

多久需要刷新一次？刷新周期：一般为2ms
每次刷新多少存储单元？以行为单位，每次刷新一行存储单元
——为什么要用行列地址？减少选通线的数量

行列地址：行地址决定存储单元在哪一行，列地址决定存储单元在那一列，行列交叉即可得存储单元位置
地址0000,0000 对应行地址0000，列地址0000，选中（0,0）号存储单元（8位二进制，行4位，列4位）

如何刷新？有硬件支持，读出一行的信息后重新写入，占用1个读/写周期
在什么时刻刷新？
假设DRAM内部结构排列成128×128的形式，读/写周期（存储周期）0.5us
2ms共2ms/0.5us=4000个周期

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2.1.2 SRAM的读周期

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2.1.3 SRAM的写周期

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2.1.4 RAM-易失性存储器

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2.2 ROM

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用RAM做主存，一旦断电，内容全部丢失，ROM掉电之后，内容不会丢失，而且ROM可以直接跟CPU通信
用ROM存储一些开机之后必要的信息，而更详细的、正在运行的程序的数据放在RAM中

2.2.1 ROM分类

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2.2.2 半导体随机存储器小结

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3 存储器分类

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按特点和使用方法的不同，可以分为以下几类：

3.1 存储器的性能指标

存储容量：存储字数×字长（如1M×8位）。存放的二进制位数或字（字节）数
单位成本：每位价格=总成本/总容量。
存储速度：数据传输率=数据的宽度/存储周期。

存取时间（Ta）：存取时间是指从启动一次存储器操作到完成该操作所经历的时间，分为读出时间和写入时间。
存取周期（Tm）：存取周期又称为读写周期或访问周期。它是指存储器进行一次完整的读写操作所需的全部时间，即连续两次独立地访问存储器操作（读或写操作）之间所需的最小时间间隔。
主存带宽（Bm）：主存带宽又称数据传输率，表示每秒从主存进出信息的最大数量，单位为字/秒、字节/秒（B/s）或位/秒（b/s）。

3.2 存储器的层次化结构

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3.3 存储器概念小结

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4 主存与CPU的连接

4.1 主存容量扩展-位扩展

CPU数据线数与存储芯片的数据位数不相等时，此时必须对存储芯片扩位，增加存储字长，使其数据位数与CPU的数据线数相等

8Kx1位芯片说明：

1根数据线D₀
13根数据线A₀~A₁₂
片选线 CS：高电平有效，收到1工作，收到 0 不工作
读写控制线 WE ：高电平有效

位扩展：

4.2 主存容量扩展-字扩展

增加存储器芯片中字的数量，位数不变

方案1：
当两个芯片CS同为1时，无法进行正常读写，两位存储器芯片可能冲突

方案2：使用地址线控制片选信号

方案3：使用非门控制片选信号

译码器：

译码器左边101对应5（A低位，C高位），则右边Y5置1

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片选信号区分芯片地址范围：

A₁₃A₁₄为00时，译码器对应0号线有效，其余皆无效，选中0号芯片，
地址范围：00，0…00~00,1…11
A₁₃A₁₄为01时，译码器对应1号线有效，其余皆无效，选中1号芯片，
地址范围：01，0…00~01,1…11
A₁₃A₁₄为10时，译码器对应0号线有效，其余皆无效，选中2号芯片，
地址范围：10，0…00~10,1…11
A₁₃A₁₄为11时，译码器对应0号线有效，其余皆无效，选中3号芯片，
地址范围：11，0…00~11,1…11

特殊情况：

A₁₃A₁₅为00时，译码器对应0号线有效，其余皆无效，选中0号芯片， A₁₄不用管，取0取1无影响

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4.3 主存容量扩展-字位同时扩展

用8片16Kx4位的芯片组成64Kx8位的存储器：

每两片构成一组16Kx8位的存储器（位扩展）
4组构成64Kx8位存储器（字扩展）
地址线 A₁₅A₁₄经 2/4译码器得到4个片选信号
A₁₅A₁₄=00时，输出端0有效，选中第一组芯片（①②）
A₁₅A₁₄=01时，输出端1有效，选中第二组芯片（③④）

4.4 字位扩展实例

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解题步骤：

数据线：CPU数据线8根→存储器位数应扩展为8位，如果没有8位的芯片，应选择低位扩展到8位
地址线：首先确定内存空间的分配

67FFH-6000H+1=7FFH+1=800H 表示800H地址空间内有2K个存储单元，每个存储单元8位，则存储容量2KB
6BFFH-6800H+1=3FFH+1=400H（B：11，11-8=3）

分析地址线如何跟CPU之间进行连接：把地址空间写成二进制形式

总的地址线16根，而ROM 11根，RAM 10根，把低地址位位直接相连，剩下的高位作为选片信号

3/8译码器：在剩下的地址位中选三位做片选信号，选取原则：以低位占用最多的存储为准，向它高位选三位，用此三位做3/8译码器的输入。即100时选中ROM，101选中RAM
剩下的01做译码器使能端（使能端刚好需要一个1和0），最后的一个端口连MREQ，决定译码器是否工作。而MREQ是低电平有效，只能连0，不可以连1，是译码器开关

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说明：

低10位 A₀~A₉直接连到每一块存储器芯片；
ROM需要11位地址线。把A₁₀直接连到ROM；
CBA 刚好直接用，100对应Y₄，连到ROM；
ROM 不仅要求 CBA 101 对应Y₅，还要求第10位地址必须是0才可以选通；

A₁₀=0 表示A₁₀经过一个非得1，Y₅非为0，经过一个非得1，将两个1与一下，即得RAM的选通信号，非作用就是低电平有效；
A₁₄A₁₅1 0 充当译码器使能端信号，A₁₄连上1，A₁₅连上0；
MREQ 是低电平有效，接最后一个使能端；
数据线 ROM 8 位直接连CPU数据线；
RAM 经过扩展了，一个连低四位，另外一个连高四位；
最后读写控制线WR的连接，只有RAM需要直接连接CPU的读写控制线，ROM读写控制线是一个静态状态，直接给一个固定信号，题意要求低电平有效，所以可以直接连接地面。

5 双口RAM多模块存储器

为了提高CPU访问存储器的工作速度

5.1 双端口RAM

双口RAM空间上并行，当两个端口地址不相同时，在两个端口上读写一定不会冲突

两个端口对同一主存操作有以下4种情况：

两个端口不同时对同一地址单元存取数据。没有问题
两个端口同时对同一地址单元读出数据。没有问题
两个端口同时对同一地址单元写入数据。可能写入错误
两个端口同时对同一地址单元，一个写入数据，另一个读出数据。可能读出错误