C2Comm-CSDN博客

原创芯准TSN系统的测试与验证（4）——1k条ST流测试案例

本篇文章介绍的是第三个演示案例——1k条ST流测试案例，该案例主要主要利用芯准T3000网络测试仪向被测网络（两台芯准TSN交换机和两台TSN端系统）发送1K条被规划的ST流的网络传输情况。

2022-06-30 09:16:48 813 1

原创芯准TSN系统的测试与验证（3）——IEEE 802.1 Qbv能力测试案例

本篇文章介绍的是第二个演示案例——IEEE 802.1 Qbv能力测试案例，该案例主要利用芯准T3000网络测试仪捕获被测试网络（两台芯准TSN交换机和两台TSN端系统）在大规模BE流（iperf）开启，Qbv门控打开与关闭情况下，ST流与BE流的网络传输情况。该案例主要是测试被测网络基于IEEE 802.1 Qbv的TAS整形功能是否正常，是否按照离线规划的门控列表传输ST流量。...............

2022-06-30 09:16:36 3022 1

原创芯准TSN系统的测试与验证（2）——IEEE 802.1 AS时间同步案例

首先介绍的是IEEE 802.1 AS时间同步案例，该案例主要利用芯准T3000网络测试仪的SMA数据线收集被测试网络（两台芯准TSN交换机和两台TSN端系统组成）的实时同步脉冲并进行同步精度和同步情况分析。详细步骤运行见视频（视频）一、测试环境拓扑与实物连接..................

2022-06-30 09:16:31 1132

原创芯准TSN系统的测试与验证（1）——测试环境配置

芯准TSN是湖南华芯通网络科技有限公司设计研发的时间敏感以太网的解决方案。在标准以太网基础上，芯准TSN增加了对时间确定性传输的支持，能允许周期性与非周期性数据在同一网络中传输。下面，我们将介绍对TSN系统的测试验证环境与案例。详细环境讲解见视频：（视频）一、测试环境拓扑与实物连接（1）本次测试采用雪花型拓扑：其中包括： 1台芯准T3000 TSN&TTE网络测试仪，通过软硬件生成多条设定速率、长度和内容的报文，在验证环境中用于生成周期性的ST流量和速率控制的RC流量。 ....

2022-06-30 09:16:26 1208 1

原创芯准TTE宏时隙调度机制（5）——TT流规划中的hopdelay参数分析

TT流规划是TTE交换确定性保证的前提。TTTech在2010年RTSS会议上的论文[1]给出了使用SMT求解器进行TT流规划的约束条件。其中路径相关约束和交换机存储约束依赖两个交换机实现相关的参数hopdelay和membound。本文通过对芯准TTE交换机的内部交换延时估算，指出在离线规划时，芯准TTE交换机的hopdelay参数可取值为1（最优）。...

2021-05-31 09:33:52 788 1

原创芯准TTE宏时隙调度机制 —— 宏时隙的硬件实现

宏时隙调度机制可以简化TT帧的离线规划以及RC帧延时上限的评估。本文首先简要介绍芯准TTE交换机的多平面交换模型，然后结合宏时隙参数，分析考虑支持AS6802时间同步帧（PCF帧）和增强网络管理帧（EMP）的输出模块队列类型、长度和优先级设置，最后给出转发模块与输出模块协同的TT帧输出调度流程。输出模块中的队列类型、长度和优先级设置是芯准TTE转发平面抽象的重要组成，是芯准TTE流量规划框架TPF（Traffic Planning Framework）的基础。1、芯准TTE多平面交换模型芯准TTE采

2021-05-26 15:15:49 542

原创芯准TTE宏时隙调度机制 —— RC帧延时分析

芯准TTE的宏时隙机制将TT流量与RC流量占用的输出接口带宽进行固定划分，实现TT帧的离线规划与调度和RC帧的调度完全解耦，极大地简化了TTE网络中对RC帧延时评估的复杂度。本文从理论上推导在宏时隙RC调度中的RC队列长度上限和RC帧延时上限，对TTE混合流量调度的性能评估具有重要意义。1. TTE网络中的RC帧延时评估问题现有TTE输出调度不静态划分TT帧使用带宽和RC帧使用带宽[1]，由于TT帧调度优先级高于RC帧调度优先级，因此RC帧的延时评估受TT帧调度及TT保护带设置影响，增加了TT.

2021-05-25 10:22:35 840 1

原创芯准TTE“宏时隙”调度机制 ——策略与参数

芯准TTE的宏时隙设计和内部划分比较直观，但在基于宏时隙的输出调度实现时，需要考虑针对不同类型的帧实施不同的调度策略。本文分析了TT帧调度策略、RC帧调度策略，以及在保护带内BE帧的调度策略，同时对宏时隙内核心参数的选择进行了初步分析。1宏时隙组成宏时隙是一种TTE交换机输出链路管理的方法。其基本原理是将输出链路的带宽按照固定的时间划分为连续、等长、可以传输多个既有MTU大小数据帧的时隙，即宏时隙。每个宏时隙内部又分为4个固定长度的子时隙，包括TT时隙、RC时隙以及两个保护带时隙，结构如图1..

2021-05-24 11:43:51 773

原创芯准TTE“宏时隙“调度机制 ——基本原理

芯准TTE采用的“宏时隙”机制的优点是基于类似“网络切片“思想，将TTE交换机输出接口TT帧调度与RC帧调度解耦，使得TT帧时隙的规划与RC帧的延时评估彻底无关，极大地降低了TTE混合流规划的复杂性。1 TTE网络的TT流规划TTE规范AS6802定义了时间触发帧（TT帧）的交换方式，即在一个全局调度周期T中，对于任意一个端系统发出的TT帧p，需要通过离线规划确定在p帧的端到端交换路径上，每跳交换机将该帧调度发送到输出链路上的时刻。为了简化离线规划的复杂性，通常在TT离线规划时，将TTE交.

2021-05-22 14:36:28 1799

原创 TTE系统容错设计（3） ——多交换平面冗余机制

虽然TTE交换机采用集中守护和COM/MON机制能够抑制故障和错误在设备间传播，但在具体应用时还存在两个问题：一是端到端交换路径上仍可能存在多处单点故障；二是交换机故障抑制可能会造成数据帧丢失。因此在对容错具有较高要求的应用场景中，除了集中守护和COM/MON机制外，TTE还会使用多交换平面冗余的容错设计。1、多交换平面冗余机制采用集中守护和COM/MON机制的TTE端到端交换路径如图 1所示。其中交换机中每个接口的“G”代表集中守护逻辑，“C/M”代表COM/MON判决逻辑。从故障产生位置分析，端

2021-03-22 17:58:45 1012

原创 TTE系统容错设计（2） ——COM/MON机制

COM/MON是TTE交换机完整性设计的重要组成部分。COM/MON机制主要部署在交换机输出接口，目的是防止交换机自身故障通过其输出接口扩散，影响网络中其他交换机和端系统的正常工作。1、COM/MON机制简介COM/MON机制实现原理是在交换机内部两个相同的核心交换IP核同时工作，其中一个作为执行器（Commander: COM），一个作为检测器（Monitor: MON）。交换机的输入同时发送给COM和MON。COM负责驱动接口的输出，MON则负责监测COM产生的输出帧是否在时域和值域上正确，并实

2021-03-15 14:46:45 2264

原创 TTE系统容错设计（1） ——集中守护机制

2020年，NASA计划在月球门户（lunarGateway）空间站的动力和推进系统（PPE：Power and Propulsion Element）中使用TTE技术。由此，我们再次认识到，与目前业界广泛关注的TSN技术相比，TTE技术更加成熟，特别是在冗余和容错机制方面的设计更加完善。TTE系统的容错方法主要包括集中守护（CentralGuardian）、输出监测（COM/MON），以及高完整性时间同步等。我们将陆续对TTE系统的容错技术进行介绍，并分享芯准TTE设计中的容错机制实现方法，欢迎读..

2021-03-10 19:53:49 1217

原创芯准TTE系统测试与验证（6）—— TT+BE+RC流混合传输

本文介绍湖南华芯通的芯准TTE系统的最后一个案例：TT+BE+RC流混合传输测试案例，测试芯准TTE系统在同时传输TT/BE/RC流时，各类型流量的调度传输情况，并监控各节点TT流的实际传输情况过程，分析TT流是否符合时间确定性要求。芯准TTE系统测试与验证（6）—— TT+BE+RC流混合传输一、测试环境TTE测试环境的网络拓扑结构如图1所示：图1芯准TTE测试环境网络拓扑图本次TTE测试环境采用雪花型拓扑，包含以下节点设备：3台TTE适配器节点，作为边缘节点，将用户设..

2021-01-23 16:43:11 1613 2

原创芯准TTE系统测试与验证（5）—— TT+BE流混合传输

本文介绍湖南华芯通的芯准TTE系统的TT+BE流混合传输测试案例，测试芯准TTE系统在加入BE流作为背景负载的情况下根据调度规划结果对TT流进行调度传输，并监控各节点TT流的实际传输情况过程，分析TT流是否符合时间确定性要求。芯准TTE系统测试与验证（5）—— TT+BE流混合传输一、测试环境TTE测试环境的网络拓扑结构如图1所示：图1芯准TTE测试环境网络拓扑图本次TTE测试环境采用雪花型拓扑，包含以下节点设备：3台TTE适配器节点，作为边缘节点，将用户设备连接到时间触发网络.

2021-01-23 16:28:28 965

原创芯准TTE系统测试与验证（4）—— TT流传输

本文介绍湖南华芯通的芯准TTE系统的TT流传输测试案例，测试芯准TTE系统根据调度规划结果对TT流进行调度传输，并监控各节点TT流的实际传输情况，分析其是否符合时间确定性要求。芯准TTE系统测试与验证（4）—— TT流传输一、测试环境TTE测试环境的网络拓扑结构如图1所示：图1芯准TTE测试环境网络拓扑图本次TTE测试环境采用雪花型拓扑，包含以下节点设备：3台TTE适配器节点，作为边缘节点，将用户设备连接到时间触发网络中，根据事先的规划结果对主机和网络侧TT流量进行注入和提交，.

2021-01-23 16:03:27 1150

原创芯准TTE系统测试与验证（3）—— 离线调度规划

本文介绍湖南华芯通的芯准TTE系统的离线调度规划测试案例，测试芯准TTE系统在离线情况下，根据指定网络拓扑以及TT流特征进行传输规划，并生成TT流调度表信息的过程。芯准TTE系统测试与验证（3）—— 离线调度规划一、测试环境TTE测试环境的网络拓扑结构如图1所示：图1芯准TTE测试环境网络拓扑图本次TTE测试环境采用雪花型拓扑，包含以下节点设备：3台TTE适配器节点，作为边缘节点，将用户设备连接到时间触发网络中，根据事先的规划结果对主机和网络侧TT流量进行注入和提交，配置为SM.

2021-01-23 15:48:31 812

原创芯准TTE系统测试与验证（2）—— AS6802时间同步

从本篇文章开始，将逐一介绍湖南华芯通的芯准TTE系统的5个测试案例。首先介绍AS6802时间同步测试案例，测试芯准TTE系统所有节点从冷启动开始，最终达到同步的过程。一、测试环境测试环境的网络拓扑结构如图1所示：图1芯准TTE测试环境网络拓扑图本次TTE测试环境采用雪花型拓扑，包含以下节点设备：3台TTE适配器节点，作为边缘节点，将用户设备连接到时间触发网络中，根据事先的规划结果对主机和网络侧TT流量进行注入和提交，配置为SM同步角色。 3台TTE交换机节点，实现BE/RC/T.

2021-01-23 15:29:23 1588

原创芯准TTE系统测试与验证（1）—— 测试环境与案例说明

芯准TTE是湖南华芯通网络科技有限公司设计研发的时间触发以太网的解决方案。在标准IEEE 802.3以太网基础上，芯准TTE增加了对时间确定性传输的支持，能够同时传输时间触发流量（TT流）、速率受限流量（RC流）和普通尽力传输流量（BE流），并确保时间触发流量和速率受限流量的时间和可靠性需求。本公众号将推出系列文章，对芯准TTE系统进行介绍。本篇介绍芯准TTE的总体架构和测试设计，后续文章将逐一介绍主要功能的测试案例。一、总体架构芯准TTE系统的总体架构如图1所示。图1芯准TTE系统总体.

2021-01-23 14:02:18 2577 2

原创芯准TTE系统测试与验证

为更好地研究和学习时间敏感网络技术，湖南华芯通持续进行芯准TTE系统的开发研制，并建立了验证环境，在此进行系统第一阶段的成果测试与验证。芯准TTE系统测试与验证后续湖南华芯通网络将继续完善和验证芯准TTE系统，完善软硬件开发以及调试工具链、库以及支撑环境，欢迎各位专家学者交流指正。联系方式：微信：电话：15717512278...

2021-01-23 11:26:35 689

原创芯准AS6802 core源代码

芯准AS6802Core是湖南华芯通TTE交换解决方案的核心部分，开源版本实现了AS6802规范中标准完整性模式下的同步主控器（SM）和压缩主控器（CM）的核心功能逻辑，包括PCF帧固化和压缩，时间同步服务和结团检测服务等功能。为促进AS6802研究和交流，湖南华芯通网络科技有限公司在码云平台上发布了芯准AS6802 core开源版本源代码，访问地址为：https://gitee.com/huaxintong/as6802_core其中doc目录存放芯准AS6802 Core概要设计...

2021-01-23 11:25:51 584

原创芯准AS6802 core概要设计方案（下）

本文介是芯准AS6802 core概要设计的下半部分。主要包含以下三部分。一、Pcf帧相关数据结构（1）接收描述符（pcf_rx_des）：是网络接口接收到pcf帧后，经预处理后送给AS6802 core的处理的pcf帧的摘要信息。（2）Pcf帧发送描述符（pcf_tx_des）：是AS6802 core形成的发送的pcf帧信息的摘要，外部模块可以根据该信息生成一个发送的pcf帧。（3）Pcf控制块（pcf_cb）：是pcf帧在AS6802 core内部不同模块之间传递的，携带metadat

2020-07-10 09:03:53 446

原创芯准AS6802 core概要设计方案（上）

芯准AS6802 Core是AS6802时钟同步逻辑的核心，具有丰富的配置接口接口和状态监测接口。通过配置接口，用户不但可以设定core实现SM或CM工作模式，还可以对各种AS6802各类工作参数进行配置。通过状态检测接口，用户可以实时观测core内部的各类状态信息。芯准AS6802 Core基于可综合的verilog语言编写，其支持的SM和CM功能已经在“芯准AS6802开源原型系统”中得到初步验证。本文是芯准AS6802 core的概要设计方案的上半部分，主要介绍其内部模块组成结构以及模块之间的

2020-07-09 09:23:01 524

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