嵌入式实验之FPGA设计入门

本次实验，我将基于Quartus-II软件完成一个一位全加器的设计

目的：

• 原理图输入
• Verilog编程
• 软件基于quartusII 13.0版本，开发板基于Intel DE2-115

1 半加器设计

已知一个一位全加器可以由两个半加器及一个或门连接而成， 因此需要先完成半加器的设计

1.1 创建工程

首先仍是打开quartus，新建一个工程，本次使用的设备为EP4CE115F29C7

完成设备创建

点击File->New->Block block diagram/schematic File

1.2 创建电路图

去网上找了一下半加器的RTL图，大概如下

可以分析出，有异或门（xor）,两输入与门(and2)
注：也可以用同或门（xnor）加上非门（not）
将所需配件都加入到block中.