Xilinx&Vivado&ISE
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Xilinx赛灵思相关
江鸟的坚持
沧海一粟,万山一尘。好好学习,天天向上!
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QSPI Flash的原理与QSPI时序的Verilog实现
本节主要是讨论QSPI(Quad SPI,四线SPI总线)的相关内容。我的开发板上有一片型号是W25Q128BV的Quad SPI Flash存储器,本文将以它为例子来说明QSPI操作的一些内容。原创 2024-04-24 16:35:58 · 1636 阅读 · 1 评论 -
Xilinx 7系列中的MMCM原语
7系列FPGA的MMCM的原语有两种,分别是MMCME2_BASE和MMCME2_ADV原创 2024-09-10 09:13:17 · 857 阅读 · 0 评论 -
vivado使用tcl和tcl打开vivado工程的方法
① 使用tcl命令:启动vivado,在tcl console下,用cd命令将工作路径指定到目标路径,例如 cd d:/work/vivado_Project,在此路径下保存有.tcl文件,然后输入TCL命令 source ./system.tcl,即可完成恢复vivado工程。vivado在不同的工程中无法直接拷贝bd文件,如果想把一个工程的bd迁移到另外一个工程中,可以通过在老工程里头导出tcl脚本,在tcl命令行中输入:write_bd_tcl name.tcl,此时生成了name.tcl,原创 2024-08-07 22:29:12 · 216 阅读 · 0 评论 -
Xilinx XPM
Xilinx xpm转载 2024-03-02 20:00:19 · 243 阅读 · 0 评论 -
Xilinx 7 位置约束 LOC 语法之IN_FIFO
关于IN_FIFO OUT_FIFO位置约束转载 2023-09-18 15:20:48 · 959 阅读 · 0 评论 -
Canny图像算法仿真
另一个是不容易找出错误,因此,有必要模拟一个视频时序,用来验证算法,并有效的利用Matlab工具把静态图片“打散”保存到txt文本里,供Modesim读取,然后通过Matalb“复现”处理后的文本。我们在前面的关于《图像梯度》文章中有所介绍,计算图像梯度能够得到图像的边缘,因为梯度是灰度变化明显的地方,而边缘也是灰度变化明显的地方。因为灰度变化的地方可能是边缘,也可能不是边缘。通常灰度变化的地方都比较集中,将局部范围内的梯度方向上,灰度变化最大的保留下来,其它的不保留,这样可以剔除掉一大部分的点。原创 2023-09-14 14:52:23 · 151 阅读 · 2 评论 -
Xilinx 7 系列 serdes速度
Xilinx 7 系列 serdes速度原创 2023-04-19 14:02:32 · 437 阅读 · 0 评论 -
如何学习FPGA
一、入门首先要掌握HDL(HDL=verilog+VHDL)。二、独立完成中小规模的数字电路设计。三、掌握设计方法和设计原则。四、学会提高开发效率。五、增强理论基础。六、学会使用MATLAB仿真。七、足量的实践。八、图像处理。(这部分只写给想学图像处理的朋友,也是由浅入深的路线)九、数电的尽头是模电。十、学无止境。十一、其它问题。转载 2023-04-04 17:04:05 · 1035 阅读 · 2 评论 -
petalinux创建linux环境的步骤
petalinux创建linux环境的步骤原创 2023-03-15 16:14:09 · 159 阅读 · 0 评论 -
xilinx vivado 生成flash下载文件
xilinx vivado 生成flash下载文件原创 2023-03-02 10:52:28 · 388 阅读 · 0 评论 -
机器视觉----易灵思FPGA
机器视觉无处不在,产品上如果有了机器视觉,那么这个产品在很大的意义上已经赋予了机器智能。例如机器人、无人机、工业检测,这些都需要机器视觉,但是他们的传感器和算法都不同。我们今天重点讨论工业相机行业的应用。原创 2023-02-15 17:22:14 · 2379 阅读 · 0 评论 -
zynq debug进入main函数或汇编函数
大家在调试ZYNQ的时候也遇到过这个问题,在SDK模式先DEBUG电路板的时候,执行完debug后,分布运行有时候进入C语言的main函数,有时候进入编译后的汇编main函数。转载 2023-02-03 17:53:37 · 562 阅读 · 0 评论 -
zynq解决使用LWIP时报错unable to alloc pbuf in recv_handler错误
zynq解决使用LWIP时报错unable to alloc pbuf in recv_handler错误转载 2023-02-03 17:43:01 · 1765 阅读 · 0 评论 -
Xilinx AXI4 协议
AXI4 所采用的是一种 READY,VALID 握手通信机制,即主从模块进行数据通信前,先根据操作对各所用到的数据、地址通道进行握手。主要操作包括传输发送者 A 等到传输接受者 B的 READY 信号后,A 将数据与 VALID 信号同时发送给 B,这是一种典型的握手机制。原创 2023-01-07 11:06:30 · 3000 阅读 · 0 评论 -
AXI4-Stream协议总结
AXI4-Stream去掉了地址项,允许无限制的数据突发传输规模;一、接口信号描述信号源描述ACLK时钟源全局时钟信号。所有信号在ACLK信号上升沿采样。ARESETn复位源全局复位信号。ARESETn低电平有效。TVALID主原创 2016-12-30 14:11:30 · 19578 阅读 · 2 评论 -
Avalon-MM and Avalon-ST
1.Avalon-MM接口:2006.11之前只有这一种接口,许多关于Nios的书里描述的都是这种接口。最早的一本SOPC书籍《挑战SOC》中 Avalon总线一段,就是按照2003.7的《AvalonBus Specification》翻译的。那时的Avalon还被称作总线。此后的相应文档被称作《AvalonInterface Specification》。2006.11之后,相应的文档原创 2016-12-30 13:53:29 · 1469 阅读 · 0 评论 -
i.MX6Q四核处理器和 FPGA通过EIM总线通信
i.MX6Q四核处理器和 FPGA通过EIM总线通信原创 2022-06-01 18:04:30 · 1449 阅读 · 2 评论 -
国产FPGA
尚未盈利的安路科技,自登陆科创板便备受关注。作为专做FPGA芯片的企业,安路科技已成功进入工业富联、汇川技术、利亚德等知名企业的供应链。按出货量和销售额口径来看,2019年其在国内市场已经排到第4位,次于三大国际龙头Xilinx、Intel(Altera)和Lattice,在中国市场的国产FPGA芯片供应商中排名第一。不过,与已上市的其他同行芯片公司相比,安路科技的业务堪称“单薄”,它只有一个核心的产品,那就是FPGA芯片,因此它的业绩显得并不是那么亮眼。更重要的是单一产品意味着...原创 2022-04-13 13:52:30 · 4937 阅读 · 0 评论 -
xilinx platform cable usb驱动安装或错误
平台:win7x64、vivado2014.4、win10x64、ISE14.7现象:开始识别为未知设备,没有自动安装驱动设备。右键更新驱动程序–>浏览计算机以查找驱动程序软件–>path:F:/Xilinx/Vivado/2014.4/data/xicom/cable_drivers/nt64–>点击下一步即可安装(此处nt64代表64位,path是安装xilinx的位置)安装完成后,发现设备管理器中的Xilinx USB Cable驱动和WinDriver上是感叹号,右键–&转载 2021-12-18 09:54:13 · 3752 阅读 · 0 评论