QUARTUS II常见错误剖析2

最新推荐文章于 2023-07-31 21:27:55 发布
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分类专栏： verilog&VHDL Alter(Intel)&quartus ii
本文列举并详细解释了QUARTUS II使用中遇到的7个常见错误，包括Verilog HDL语法错误、编译与仿真问题以及工程管理等。错误1提到OUT变量未正确定义；错误2指出将文件设为顶层文件后需重新编译才能仿真；错误3说明如何在进程中设置复位给寄存器赋初值；错误4提供了重新打开项目导航窗口的方法；错误5和6分别涉及Always块的敏感表达式冲突及文件名重复导致的编译问题；最后，错误7指出连续赋值的左侧对象必须为网型。
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QUARTUS II常见错误剖析

made by lingfeng

1,Error (10053): Verilog HDL error at ADDBCD.v(13): can't index object "out" with zero packed or unpacked array dimensions

这个错误是由于OUT是个寄存器变量,在程序的开始忘记定义reg out 或者out寄存器变量的宽度定义错误。

2,编写好程序并进行编译后,把文件作为顶层文件然后进行波形仿真,出现对应引脚与程序中的引脚不符。

这个错误是因为把文件作为顶层文件后还要再编译一次,顶层文件才能够进行波形仿真。否则仿真对应的文件永远是上一个顶层文件。3,在给寄存器赋初值时,应该通过在进程中设置一个复位的单元来给寄存器变量赋初值。

4,项目导航窗口被关闭了,怎样重新打开?

点击主菜单的VIEW->utility windows->project navigator(工程文件) and status(编译状态)

5,Error: Can't elaborate top-level user hierarchy

解决办法:看看Always中的敏感表达式是否与之后的程序相矛盾。6,Error: Can't compile duplicate declarations of entity "class_design" into library "work"

解决办法:把文件名修改成和别的文件不重复的名字。

7,Error (10219): Verilog HDL Continuous Assignment error at adder.v(9): object "cout" on left-hand side of assignment must have a net type

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 有关错误和警告的编译信息2009年05月26日 星期二 16:28在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.下面是我收集整理的一些,有些是自己的经
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