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FPGA
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FPGA相关
江鸟的坚持
沧海一粟,万山一尘。好好学习,天天向上!
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vivado使用tcl和tcl打开vivado工程的方法
① 使用tcl命令:启动vivado,在tcl console下,用cd命令将工作路径指定到目标路径,例如 cd d:/work/vivado_Project,在此路径下保存有.tcl文件,然后输入TCL命令 source ./system.tcl,即可完成恢复vivado工程。vivado在不同的工程中无法直接拷贝bd文件,如果想把一个工程的bd迁移到另外一个工程中,可以通过在老工程里头导出tcl脚本,在tcl命令行中输入:write_bd_tcl name.tcl,此时生成了name.tcl,原创 2024-08-07 22:29:12 · 28 阅读 · 0 评论 -
Xilinx FPGA程序升级更新
Xilixn FPGA提供了一种在线升级的方式,可以通过ICAP指令实现。ICAP(Internal Configuration Access Port) 指的是内部配置访问端口,其主要作用是通过内部配置访问端口(ICAP),用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器(类似SelectMAP),从而实现特定的配置功能,例如Multiboot。FPGA实现IPROG通常有两种方式,一种是通过ICAP配置,一种是把相关指令嵌入bit文件中。与通过bit文件实现IPROG相比,通过ICAP更灵活转载 2024-07-10 18:05:26 · 173 阅读 · 0 评论 -
QSPI Flash的原理与QSPI时序的Verilog实现
本节主要是讨论QSPI(Quad SPI,四线SPI总线)的相关内容。我的开发板上有一片型号是W25Q128BV的Quad SPI Flash存储器,本文将以它为例子来说明QSPI操作的一些内容。转载 2024-04-24 16:35:58 · 658 阅读 · 1 评论 -
Xilinx XPM
Xilinx xpm转载 2024-03-02 20:00:19 · 209 阅读 · 0 评论 -
基于Mcrosemi M2S090T FPGA 的 imx991 SWIR的SLVS解码(一)
本工程使用适用于航天级的Microsemi Smartfusion FPGA对Sony 公司的SWIR,短波红外相机传感器,使用SLVS数据总线,进行解码,输出图像信号。原创 2024-01-16 16:32:04 · 1482 阅读 · 0 评论 -
Xilinx 7 位置约束 LOC 语法之IN_FIFO
关于IN_FIFO OUT_FIFO位置约束转载 2023-09-18 15:20:48 · 865 阅读 · 0 评论 -
Canny图像算法仿真
另一个是不容易找出错误,因此,有必要模拟一个视频时序,用来验证算法,并有效的利用Matlab工具把静态图片“打散”保存到txt文本里,供Modesim读取,然后通过Matalb“复现”处理后的文本。我们在前面的关于《图像梯度》文章中有所介绍,计算图像梯度能够得到图像的边缘,因为梯度是灰度变化明显的地方,而边缘也是灰度变化明显的地方。因为灰度变化的地方可能是边缘,也可能不是边缘。通常灰度变化的地方都比较集中,将局部范围内的梯度方向上,灰度变化最大的保留下来,其它的不保留,这样可以剔除掉一大部分的点。原创 2023-09-14 14:52:23 · 146 阅读 · 2 评论 -
关于激光探测器光斑质心算法在FPGA硬件的设计
在接收到read_en脉冲信号后,发出数据请求信号data_req,data_req拉高后输入dec_in数据信号,由于需要求出一帧图像的最大图像数据,所以会有一帧图像的延迟,当输出图像数据有效data_valid信号拉高时,输出去噪后有效的pixel_data数据,在data_valid信号拉高后输出的pixel_data数据会传到质心算法模块中进行计算。此时开始进行激光光斑的采集,CCD所采集的每幅图数据为h[m][n],进行去噪声处理,将CCD所采集的数据与采集算好的噪声相减。第二步:去噪声的实现。原创 2023-09-11 16:13:55 · 1198 阅读 · 1 评论 -
Xilinx 7 系列 serdes速度
Xilinx 7 系列 serdes速度原创 2023-04-19 14:02:32 · 418 阅读 · 0 评论 -
在 FPGA 上如何实现双线性插值的计算?
本文主要讨论了如何在FPGA上实现双线性插值的计算。Interp和Resize是Yolo_v2,Yolo_v3和Faster R-CNN等目标检测网络的关键层。主要的作用是使得图片的放大和缩小过程变得更为平滑。原创 2023-04-13 14:13:35 · 1643 阅读 · 1 评论 -
如何学习FPGA
一、入门首先要掌握HDL(HDL=verilog+VHDL)。二、独立完成中小规模的数字电路设计。三、掌握设计方法和设计原则。四、学会提高开发效率。五、增强理论基础。六、学会使用MATLAB仿真。七、足量的实践。八、图像处理。(这部分只写给想学图像处理的朋友,也是由浅入深的路线)九、数电的尽头是模电。十、学无止境。十一、其它问题。转载 2023-04-04 17:04:05 · 986 阅读 · 2 评论 -
FPGA从SRAM取数据发送给ARM的时序图
FPGA中SRAM写入数据,写完后中断给ARM,然后从SRAM中读取数据给ARM原创 2023-03-31 15:24:20 · 238 阅读 · 0 评论 -
通过Avalon-mm slave 写ddr2 verilog
例化ddr_wr #(.EW (8 ),.IW (64 )) u_wr0(原创 2023-03-31 15:02:36 · 416 阅读 · 0 评论 -
红外图像的高斯滤波模块verilog
数值图像处理中,高斯滤波主要可以使用两种方法实现。一种是离散化窗口滑窗卷积,另一种方法是通过傅里叶变化。最常见的就是滑窗实现,只有当离散化的窗口非常大,用滑窗计算量非常大的情况下,可能会考虑基于傅里叶变化的实现方法。所以本文将主要介绍滑窗实现的卷积。原创 2023-03-29 14:29:15 · 537 阅读 · 0 评论 -
PICO640红外探测器配置模块verilog
Ulis pico 640红外探测器配置模块原创 2023-03-28 13:47:36 · 1237 阅读 · 4 评论 -
zynq解决使用LWIP时报错unable to alloc pbuf in recv_handler错误
zynq解决使用LWIP时报错unable to alloc pbuf in recv_handler错误转载 2023-02-03 17:43:01 · 1702 阅读 · 0 评论 -
彩条发生模块(verilog)
module color_bar( input clk, //像素时钟输入,1280x720@60P的像素时钟为74.25 input rst, //复位,高有效 output hs, //行同步、高有效 output vs, //场同步、高有效 output de, //数据有效 output[7:0] rgb_r, //像素数据、红色分量 output[7:0] rgb_g,原创 2023-01-28 15:01:04 · 316 阅读 · 0 评论 -
tcl gif转mif,gif2mif
.gif图片转成.mif文件,quartus 内存初始化文件,适用的altera 各系列fpga。.gif图片转成.mif文件,quartus 内存初始化文件,适用的altera 各系列fpga。原创 2023-01-17 10:07:04 · 128 阅读 · 0 评论 -
NCO IP Core
Typically, you can use NCOs in communication systems as quadrature carriergenerators in I-Q mixers, in which baseband data is modulated onto the orthogonalcarriers in one of a variety of ways.原创 2022-11-28 10:17:29 · 409 阅读 · 0 评论 -
Altera(Intel)时序约束文件SDC
## SDC file "test.out.sdc"## Copyright (C) 2016 Intel Corporation. All rights reserved.## VENDOR "Altera"## PROGRAM "Quartus Prime"## VERSION "Version 16.1.0 Build 196 10/24/2016 SJ Standard Edition"## DATE "Fri Sep 28 17:23:28 1999"原创 2022-10-31 10:35:06 · 1233 阅读 · 0 评论 -
PLL时钟约束
这一方法使您能够自动地约束PLL的输入和输出时钟。ALTPLL megafunction中指定的所有PLL参数都用于约束PLL的输入和输出时钟。自动更新了ALTPLL megafunction的修改。当创建PLL的输入和输出时钟时,不必跟踪PLL参数的更改或指定正确的值。为了自动约束所有输入和输出,要将derive_pll_clocks命令和-create_base_clocks选项一起使用。原创 2022-10-31 10:22:34 · 1772 阅读 · 0 评论 -
FPGA时钟约束
时序约束是一个非常重要的内容,而且内容比较多,比较杂。因此,很多读者对于怎么进行约束,约束的步骤过程有哪些等,不是很清楚。根据以往项目的经验,把时序约束的步骤,概括分成四大步,分别是时钟的约束、input delays的约束、output delays的约束和时序例外。原创 2022-10-25 11:14:05 · 1885 阅读 · 0 评论 -
以Freescale公司的i.MX6Q四核处理器及ALTERA EP3C40F324 FPGA为核心的嵌入式硬件平台
i.MX6Q四核处理器和ALTERA EP3C40F324 FPGA 通过EIM总线通信原创 2022-12-22 14:12:22 · 746 阅读 · 0 评论 -
BT656协议讲解与解码
BT.656支持不同位数和分辨率的视频,本文以标准分辨率为720*576i 8bit BT.656(4:2:2)YCbCr SDTV 数字视频信号格式讲解协议和解码方法;采集图像的时候使用隔行扫描,每一帧有2个场,一个叫顶场,一个叫底场(有时又称为偶场和奇场),那么顶场就包含其中所有的偶数行,而底场则包含其中所有的奇数行,传输时其完整的帧结构如图所示;奇场和偶场有效行都为288行,每行有1440个字节(包含720个Y亮度字节,360个Cb色度字节,360个Cr色度字节),Y的取值范围为16-235,色度为1转载 2021-06-01 10:51:54 · 7272 阅读 · 0 评论 -
FPGA现状
FPGA国内现状 目前中国IC厂商在FPGA这个细分领域和国外巨头的差距远远比其他领域要大。 FPGA技术门槛非常高,核心技术只掌握在及其少数的公司手上,而且xilinx和atlera手头握有6000多项专利,对后进者形成很高的技术壁垒,国内厂商要么和国外巨头专利交叉授权,要么花钱买专利,但当前我们并没有多少专利可以和xilinx和altera进行交叉许可,购买难度更大,这不仅仅是...原创 2019-07-16 19:51:42 · 14655 阅读 · 2 评论 -
FPGA和STM32之间的FSMC通信
1、FSMC简介:FSMC即灵活的静态存储控制器,FSMC管理1GB空间,拥有4个Bank连接外部存储器,每个Bank有独立的片选信号和独立的时序配置;支持的存储器类型有SRAM、PSRAM、NOR/ONENAND、ROM、LCD接口(支持8080和6800模式)、NANDFlash和16位的PCCard。2、在设计中将FPGA当做SRAM来驱动,使用库函数来实现FSMC的初始化配置代码如下:...转载 2018-11-08 19:53:13 · 9884 阅读 · 0 评论 -
LogicLock
逻辑锁定方法学(LogicLock Methodology)内容就是在设计时采用逻辑锁定的基于模块设计流程(LogicLock block-based design flow),来达到固定单模块优化的目的。这种设计方法学中第一次引入了高效团队合作方法:它可以让每个单模块设计者独立优化他的设计,并把所用资源锁定。 这样在合成顶层设计时就可以保持每个模块的性能,而且它还让逻辑模块...转载 2018-11-07 17:57:46 · 593 阅读 · 0 评论 -
FPGA优化之高扇出
Fanout即扇出,模块直接调用的下级模块的个数,如果这个数值过大的话,在FPGA直接表现为net delay较大,不利于时序收敛。因此,在写代码时应尽量避免高扇出的情况。但是,在某些特殊情况下,受到整体结构设计的需要或者无法修改代码的限制,则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法: 首先来看下面这个实例,如图1所示为转置型FIR滤波器中的关键路径时序...转载 2018-10-30 11:10:04 · 1589 阅读 · 1 评论 -
利用FPGA的IP核实现FIR滤波器
一、首先是设计指标:采用最优化设计方法(firpm),设计一个阶数为16阶(长度为17)的线性相位低通FIR滤波器,截止频率为500hz,fs=2000hz。,系数量化位数为12bit,输入数据位宽为12bit,输出数据位宽为25Bit,系统时钟为2khz。 二、设计流程:(1)利用MATLAB设计滤波器系数,浮点数类型。(2)Matlab测试滤波器性能,输入观察输出。(3...转载 2018-10-16 14:23:17 · 3413 阅读 · 0 评论 -
USB与FPGA的联合应用架构
原创 2017-01-11 09:06:28 · 497 阅读 · 0 评论 -
基于FPGA的PCIe接口实现
摘要 PCI Express是一种高性能互连协议,被广泛应用于网络适配、图形加速器、网络存储、大数据传输以及嵌入式系统等领域。文中介绍了PCIe的体系结构,以及利用Altera Cyclone IV GX系列FPGA实现PCIe接口所涉及的硬件板卡参数、应用层系统方案、DMA仲裁、PCIe硬核配置与读写时序等内容。PCI Express(PCIe)是一种高性能互连协议,可应用于网络适配、图原创 2017-01-05 12:26:00 · 24461 阅读 · 3 评论