Systemverilog语言（1）

Course Overview

assertions(断言)：检查时序非常有效；周期段、跨时钟域检查。
2.systemverilog构建testbench的一般环节：

3.Soc design flow

(1):Regression：违规测试；新加的功能不会影响原来的功能。
(2):DFT：design for test.主要为了测试芯片是否有物理缺陷。
(3):纳米级线延时可能比逻辑延时更大。
(4):GDS版图文件，交给生产部门。
4.常用EDA厂家

Verification Environment(验证平台)

1.分层构建testbench

(1)：signal layer(信号层)：DUT和Environment通过该层通信
(2)：cmomand layer ：驱动读写命令，数据发送，时序检查等

(1)：Functional Layer ：一般涉及某种协议，如DMA，USB协议等

(1).scnebario layer：软件操作IP时与此层相关
(1).Test :一般用program实现，Test包含整个Env，可以在program里面直接启动Env。