verilog
文章平均质量分 78
Chauncey_wu
这个作者很懒,什么都没留下…
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verilog语法-----generate结构-(IEEE Std 1364™-2005翻译)
verilog语法-----generate结构文章主要观点是从verilog-IEEE-2005里面提取的,讲的不透彻的,可以查看英文原本Generate constructs generate constructs用于在一个module中生成有条件的或嵌套的generate blocks。generate blocks是一个或多个module的集合。generate blocks可能不包含端口声明,参数声明,特定块或specparam声明。包含generate blocks在内的所有其他中mod原创 2020-05-18 21:46:33 · 1450 阅读 · 0 评论 -
仲裁器---总线仲裁器(CPU自制)
下面是一个总线仲裁的逻辑和简单tb,实际参考网上常见的那一个版本,但是有点问题纠正一下。http://blog.eetop.cn/blog-317611-13565.html//以输入信号作为状态机的转移条件,写得比较冗余//优先级排序ABC// 总线上挂3个信号A,B,C,仲裁信号grant[1:0]。// grant[1:0]=2’b00 A获得总线// gr...原创 2020-03-04 14:39:50 · 1757 阅读 · 0 评论 -
verilog 字符串
3.4.3字符串常量字符串是双引号内的字符序列,用一串8位二进制ASCⅡ码的形式表示,每一个8位二进制ASCⅡ码代表一个字符。例如:字符串“ab”等价于16'h5758。如果字符串被用作Verilog表达式或复制语句的操作数,则字符串被看做无符号整数序列。1.字符串变量声明字符串变量是寄存器型变量,它具有与字符串的字符数乘以8相等的位宽。【例3.13】字符串变量的声明。存...转载 2019-11-01 22:28:01 · 10947 阅读 · 0 评论 -
手算平方根硬件实现之---(基本介绍)
首先划分数字成组,不管是整数还是小数,均以小数点为分界线,向左和向右每两位数字划为一个单元(整数的话直接向左划分),直到不够两个数字为止。比如: 12345,可以看做1,23,45; 1234,可以看做12,34; 0.123看一看做0.12,3; 0.1234可以看做0.12,34。 以7654.321为例,按照之前的划分可以看作76,54.32,1,首先计算...原创 2019-10-30 15:51:33 · 1771 阅读 · 1 评论 -
异步FIFO
异步FIFO介绍 :https://www.cnblogs.com/IClearner/p/6579754.html//==============================================================================// Author : chauncey_wu// Email : chauncey...原创 2019-10-24 21:34:34 · 281 阅读 · 0 评论 -
Modelsim中仿真IP核
第一步:编译仿真库找到你的Xilinx的安装目录,在“安装目录/bin/nt”(我的是H:\ISE_14_7_zaixnag\14.7\ISE_DS\ISE\bin\nt)下面,找到compxlibgui.exe。 双击运行 上面是选择你安装的MODELSIM版本,modelsim-altera是不支持的。通常是安装questa simulater。 选择是VHDL...原创 2019-03-31 23:24:40 · 2633 阅读 · 0 评论 -
Xilinx 综合时出现错误:“Port I of Input buffer ibufds_ref_clk is connected to GND”
这个ERROR的意思是:在时钟模块里面,定义的一个输入,但是却被赋值了。问题的原因是:实例化的时钟和系统的时钟不是同一个时钟,这时候仔细检查时钟大小写、时钟命名灯信息。具体解决过程:添加时钟信号...原创 2019-03-28 17:17:00 · 3413 阅读 · 1 评论 -
verilog语法之generate
https://blog.csdn.net/qq_38428056/article/details/84821982https://blog.csdn.net/shnhwdj1984/article/details/80849828转载 2019-05-23 20:57:53 · 583 阅读 · 0 评论 -
verilog随机函数$random(seed)
“$random函数调用时返回一个32位的随机数,它是一个带符号的整形数...”,并给出了一个例子:_____________________________________________________EX-1:reg[23:0] rand;rand=$random % 60; //产生一个在-59—59范围的随机数—————————————————————————...转载 2019-07-29 16:54:06 · 19125 阅读 · 4 评论 -
两级级联的锁存器可以构成触发器
两级级联的锁存器可以构成触发器,时序图和电路结构如下:原创 2019-09-03 15:30:58 · 1327 阅读 · 0 评论 -
三段式状态机_verilog
这是一篇转载的文章,但是个人理解笔者将前两个always块结构搞错了,自行纠正了一下。原文链接https://www.jianshu.com/p/5eee434ab24d1. 三段式要求有限状态机采用三段式风格,即三个always块描述状态机. 第一个时序逻辑always块用来描述当前状态.(current state) 寄存器的复位和变化. 第二个组合逻辑...转载 2019-03-12 16:16:35 · 2200 阅读 · 0 评论 -
阻塞赋值与非阻塞赋值
转:http://www.cnblogs.com/crazybingo/archive/2012/03/20/2408980.html转载 2018-05-16 21:23:15 · 570 阅读 · 0 评论 -
D触发器的工作原理以及Verilog代码(二/二)
2. D触发器的verilog代码实现Verilog实现D触发器的方式有很多,这块主要介绍行为级描述方式:2.1 基本边沿触发的D触发器//基本正边沿触发的D触发器module trigger_b( input wire D, input wire clk, output reg q ); always @(posedge clk) begin ...原创 2018-05-16 15:53:03 · 9405 阅读 · 0 评论 -
Verilog中测试文件代码的书写_总结几种常见的形式
本文针对刚开始接触Verilog的初学者。描述测试信号的比变化和测试过程的模块也叫做测试平台(testbench),可以对电路模块进行全面的动态测试,测试模块一般来有两部分构成,一部分为:激励信号的初始化;另一部分为:激励信号的持续与重复。测试时需注意:一般来讲,在数据类型声明时,和被测模块的输入端口相连的信号定义为reg类型,这样便于在initial语句和always语句块中对其进行赋值;和被测...原创 2018-05-14 19:39:16 · 19314 阅读 · 0 评论 -
考虑溢出和进位的4位全加器_Verilog代码及测试文件
考虑溢出的4位全加器的Verilog代码:代码文件://4位全加器_行为描述语言module adder4( input wire [3:0] a, input wire [3:0] b, output reg [3:0] s, output reg cf, output reg ovf ); reg [4:0] temp; alwa...原创 2018-05-14 18:03:14 · 8350 阅读 · 0 评论 -
关于VerilogHDL生成的锁存器
总是会遇到有写文档中提到,不要生成锁存器。问题是 一: 什么叫锁存器 二 : 为什么不要生成锁存器 三 : 如何避免生成锁存器 好,现在就这三个问题,一一做出解答 一 什么叫锁存器锁存器(Latch)是一种对脉冲电平敏感的存储单元电路,它们可以在特定输入脉冲电平作用下改变状态。锁存,就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存,其次完成高...转载 2018-05-22 21:18:41 · 6367 阅读 · 0 评论 -
ISE Text Editor与notepad++之中文乱码解决方法
原文网址:http://blog.chinaaet.com/crazybird/p/40050做FPGA设计的我们大都知道,ISE自带的文本编写器使用起来很不方便,工作效率低下。于是很多人选择第三方的文本编辑器,如VIM、UltraEdit、notepad++等功能强大的文本编辑器。我用的比较多的是notepad++,经常用它来编写Verilog HDL代码。某天,我用ISE自带的编辑器对它进行打...转载 2018-05-31 17:21:54 · 4847 阅读 · 0 评论 -
状态机_verilog
参考资料:https://blog.csdn.net/wuhenyouyuyouyu/article/details/73302377米里状态机和摩尔状态机:https://blog.csdn.net/wallc/article/details/72410017https://blog.csdn.net/GOGOmusic/article/details/54768462关于三段式状态...转载 2018-08-04 10:42:58 · 992 阅读 · 0 评论 -
4位乘法器的实现
组合逻辑实现module mult4( input wire [3:0] a, input wire [3:0] b, output reg [7:0] y ); integer i; reg [7:0] bp; reg [7:0] pv; always @(*) begin pv=8'b00000000;...原创 2018-11-01 15:45:43 · 8889 阅读 · 1 评论 -
D触发器的工作原理以及Verilog代码(一/二)
文章主要参考---FPGA数字逻辑设计教程,郑利浩、王荃等译,电子工业出版社.[p 140--p 147]触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,可用做数字信号的寄存,移位寄存,分频和波形发生器等。1. D触发器的构成原理及真值表1.1 两个交叉耦合的反向器可以存储两个不同的状态在此基础上,可以利用两个与非门构成SR锁存器1.2 SR锁存器...原创 2018-05-16 15:30:55 · 20324 阅读 · 0 评论