VL13 时钟分频（偶数）

最新推荐文章于 2024-08-20 11:29:37 发布

计科小学生233

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分类专栏： verilog 文章标签： fpga开发

本文链接：https://blog.csdn.net/ChenGz233/article/details/125117060

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本文详细介绍了使用Verilog设计的偶数分频器，通过RTL代码展示了如何利用异步reset和分频逻辑来生成不同频率的输出clk_out2、clk_out4和clk_out8。测试bench中演示了时钟分频器的时序行为和实际应用。

摘要由CSDN通过智能技术生成

VL13 时钟分频（偶数）

话不多说，直接看波形就知道了
在这里插入图片描述

rtl代码

`timescale 1ns / 1ps


module even_div
    (
    input     wire rst ,
    input     wire clk_in,
    output    wire clk_out2,
    output    wire clk_out4,
    output    wire clk_out8
    );
//*************code***********//
    reg out2;
    reg out4;
    reg out8;
    
    always @(posedge clk_in or negedge rst) begin 
        if(rst == 1'b0) 
            out2 <= 1'b0;
        else
            out2 <= ~out2;
    end
    
    always @(posedge out2 or negedge rst) begin 
         if(rst == 1'b0) 
             out4 <= 1'b0;
         else
            out4 <= ~out4;
    end
    
    always @(posedge out4 or negedge rst) begin 
        if(rst == 1'b0) 
            out8 <= 1'b0;
        else
            out8 <= ~out8;
    end
    
    assign clk_out2 = out2;
    assign clk_out4 = out4;
    assign clk_out8 = out8;
            
//*************code***********//
endmodule

tesstbench 代码

`timescale 1ns / 1ps

module even_div_tb();
     reg rst ;
     reg clk_in;
     wire clk_out2;
     wire clk_out4;
     wire clk_out8;
  even_div even_div01(
  .rst(rst),
  .clk_in(clk_in),
  .clk_out2(clk_out2),
  .clk_out4(clk_out4),
  .clk_out8(clk_out8)
  );   
  
  real         CYCLE_200MHz = 5 ;

 initial begin
  rst=0;clk_in=0;
  #5 rst=1;clk_in=1;
  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;
  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;  #5 rst=1;clk_in=0;
  #5 rst=1;clk_in=1;
    $stop;
    end
    
endmodule