Vitis HLS 学习笔记--readVec2Stream 函数-探究_hls ram中的数据转化为stream-CSDN博客

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1. 高效内存存取的背景

在深入研究《Vitis HLS 学习笔记--scal 函数探究》一篇文章之后，我们对于scal()函数如何将Y = alpha * X这种简单的乘法运算复杂化有了深刻的理解。本文将转向探讨另一个至关重要的议题：如何高效地将数据从DDR内存传输到FPGA上。为了实现这一目标，我们将重点关注readVec2Stream函数的使用。

在FPGA和其他硬件加速领域，数据的高效传输和存取是性能优化的关键环节。尤其是在处理大规模数据或要求低延时的应用中，任何数据搬运的瓶颈都可能成为整个系统性能的制约因素。因此，理解并利用高级综合（HLS）工具提供的各种数据传输技术变得尤为重要。

readVec2Stream函数是一个高效的数据搬运工具，它专门设计用于将数据从主存（如DDR）高效地传输到FPGA上的流中。通过并行处理和流水线技术，该函数能够显著提高数据处理的吞吐量，从而优化整体的硬件性能。

在探究这个函数时，我们不仅需要关注其基本的使用方法和参数配置，还需要深入理解背后的原理，例如如何通过调整并行处理的条目数量（t_ParEntries）来平衡资源使用和性能。此外，掌握如何在不同的应用场景中灵活运用readVec2Stream函数，也是实现高效内存存取策略的关键。

2. readVec2Stream() 参数

template <typename t_DataType, unsigned int t_ParEntries>
void readVec2Stream(t_DataType* p_in,
                    unsigned int p_n,
                    hls::stream<typename WideType<t_DataType, t_ParEntries>::t_TypeInt>& p_out)

函数参数解释：

p_in: 指向输入向量的指针，这个向量包含了要被移动到输出流的数据。
p_n: 输入向量中的元素数量。
p_out: 输出流，是一个hls::stream对象，用于接收从内存中读取的数据。

模板参数：

t_DataType: 向量元素的数据类型。
t_ParEntries: 同时处理的元素数量，这决定了每次从向量到流的数据传输包含多少个元素。

3. 函数实现

template <typename t_DataType, unsigned int t_ParEntries>
void readVec2Stream(t_DataType* p_in,
                    unsigned int p_n,
                    hls::stream<typename WideType<t_DataType, t_ParEntries>::t_TypeInt>& p_out) {
#ifndef __SYNTHESIS__
    assert((p_n % t_ParEntries) == 0);
#endif
    unsigned int l_parBlocks = p_n / t_ParEntries;
    for (unsigned int i = 0; i < l_parBlocks; ++i) {
#pragma HLS PIPELINE
        BitConv<t_DataType> l_bitConv;
        WideType<t_DataType, t_ParEntries> l_val;
        for (unsigned int j = 0; j < t_ParEntries; ++j) {
            l_val[j] = p_in[i * t_ParEntries + j];
        }
        p_out.write(l_val);
    }
}

函数实现的功能非常简单，就是从连续内存中读取数据，并分组成WideType类型，功能框图如下：