
嵌入式硬件
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PCIe - ZCU106(RC) + KU5P(EP) + 固化
本文详细介绍了基于 Xilinx ZCU102 开发板的 PCIe DMA 子系统设计与实现。原创 2025-05-06 23:18:15 · 1021 阅读 · 0 评论 -
SI5338-EVB Usage Guide(LVPECL、LVDS、HCSL、CMOS、SSTL、HSTL)
本文介绍了 Si5338 EVB 的功能和配置,以及 Si5338 芯片的特性。文档深入解析了 EVB 的可编程电压功能,包括 GUI 配置和基于 AD5263 数字电位计及 MAX8869 稳压器的原理。供电部分阐述了 VDD 和 VDDOn 对芯片和接口的影响。原创 2025-04-30 23:55:46 · 846 阅读 · 0 评论 -
Versal - 基础4(VD100+Versal IBERT)
本文分享在 VD100 板卡上进行眼图测量的示例。Versal 与 MPSoC 的差异:MPSoC 使用便捷性优于 Versal。Versal 需要更多的配置才能工作。Versal 中没有 MPSoC 中查找 Quad 的方法。原创 2025-02-01 22:34:28 · 1253 阅读 · 0 评论 -
Vivado - 远程调试 + 远程综合实现 + vmWare网络配置 + NFS 文件共享 + 使用 VIO 核
分享 Vivado 远程开发的一些实用干货:远程 JTAG Debug远程综合实现(Run on remote hosts)vmWare 网络配置NFS 文件共享X11-forwarding原创 2024-12-17 22:15:00 · 1552 阅读 · 0 评论 -
PYNQ 框架 - 时钟系统 + pl_clk 时钟输出不准确问题
介绍 PYNQ 的时钟驱动框架。使用 PYNQ 加载 bit 后,发现 PL_CLK 的输出值不准确。Vivado IDE 中,ZU 时钟输出 DIV2 似乎并未生效。通过 PYNQ Clocks 类,可以动态调节 PL_CLK 输出。原创 2024-11-26 21:00:00 · 1548 阅读 · 0 评论 -
PYNQ 框架 - VDMA驱动 - 帧缓存
本文分享在 PYNQ 框架下,AXI VDMA 驱动的部分实现细节,重点分析帧缓存的管理和使用。重点分析了 _FrameCache 和 _FrameList 类的实现与功能。这些类用于管理帧缓存,包括内存分配、帧获取、所有权管理等操作,确保高效的视频数据处理和传输。原创 2024-10-31 23:05:23 · 1143 阅读 · 0 评论 -
Vivado - 集成眼图分析仪 + Serial I/O IBERT + 误码率
本文分享在 ZCU102 和 ZCU106 板卡上使用 IBERT Ultrascale GTY进行眼图测量的示例。原创 2024-10-11 09:14:06 · 2264 阅读 · 0 评论 -
Vivado - JTAG to AXI Master (DDR4初始化读写测试)
本文分享了使用 JTAG to AXI Master 调试 DDR4 IP 的过程。要点:使用JTAG to AXI Master 直连 DDR4 IP添加 HLS IP 初始化 DDR4 IP格式化显示传输事务保存传输事务记录原创 2024-10-06 13:17:47 · 1663 阅读 · 7 评论 -
Vivado - BD(差分时钟、简单分频、RESET、KEY)
了解 Utility Buffer v2.2 中的 Buffer,重点分析 IBUFDS 和BUFGCE_DIV分析Processor System Reset v5.0分析按键消抖模块(key_mod)了解与 ILA 相关自动生成的约束原创 2024-10-03 12:11:15 · 2511 阅读 · 0 评论 -
Vivado - JTAG to AXI Master (GPIO、HLS_IP、UART、IIC)
JTAG to AXI Master 功能简介;在 Vivado 中添加该 IP;基本 TCL 操作命令;三个示例(通过JTAG to AXI 控制 AXI GPIO;通过JTAG to AXI 控制 AXI IIC;通过JTAG to AXI 控制 HLS IP Core)原创 2024-09-29 22:41:57 · 1702 阅读 · 0 评论 -
嵌入式硬件-Xilinx FPGA DDR4 接口配置(一)(基本概念梳理+IP配置详解)
Xilinx FPGA DDR4 接口配置基础(PG150)原创 2024-07-17 23:50:37 · 4882 阅读 · 12 评论 -
Xilinx FPGA UltraScale SelectIO 接口逻辑资源
本文深入介绍了AMD UltraScale系列器件中的 I/O Tile 功能和配置,涵盖了高性能(HP)、高密度(HD)和高量程(HR)I/O bank的特性和应用。每种I/O bank针对不同的性能需求和电压范围设计,其中HP I/O bank主要用于高速接口,HR I/O bank适用于广泛的I/O标准,而HD I/O bank则面向低速接口。文章还阐述了SelectIO接口的灵活配置能力,包括支持多种标准接口、输出强度和斜率的可编程控制、数控阻抗(DCI)以及内部生成参考电压。原创 2024-07-09 15:53:06 · 2136 阅读 · 0 评论 -
嵌入式硬件-Xilinx FPGA DDR4 接口配置(二)
本文档提供了关于FPGA-MIG和DDR4内存的详细介绍,包括其工作原理、关键信号、以及与之相关的PCB设计准则。DDR4作为目前广泛使用的内存技术,其特点包括高速数据传输和同步工作机制,而FPGA-MIG则为这些内存提供了高效的控制和接口,确保数据传输的稳定性和高效性。文档还详细讨论了DDR4的信号类型,包括时钟信号、地址和命令信号以及数据信号等,这对于理解DDR4的工作机制至关重要。在PCB设计方面,本文档提供了关于如何布线和引脚分配的准则,旨在帮助设计师优化内存与FPGA之间的连接.原创 2024-07-08 18:39:55 · 4042 阅读 · 0 评论 -
Vitis IDE 艰难切换--从传统 Vitis GUI 到 2024.1 统一软件界面
在Vitis 2024.1版本中,传统的Vitis GUI已经被全新的统一软件界面所取代。这个变化虽然初看令人生疏,但它实际上为开发者们带来了更加高效和现代化的工作环境。新界面的Flow Navigator、多任务并行执行、AI引擎优化、以及界面的现代化设计,都极大地提升了工作流程的管理和执行效率。此外,新的统一软件界面还提供了GUI和CLI模式的无缝转换,使得项目构建和调试更加灵活。虽然适应新界面需要时间,但随着熟悉度的提升,开发者们将能够充分利用这些新特性,以更快的速度迭代和优化他们的工程。原创 2024-06-26 23:30:45 · 7608 阅读 · 14 评论 -
电子硬件设计-LTC3839学习笔记
LTC3839是一款功能强大的DC/DC控制器,具备差分输出检测功能,可实现快速、准确的降压调节。其设计精密,内部电路优化,提供灵活的电源供电方案,为电源管理提供可靠高效的解决方案。原创 2024-05-13 23:46:02 · 1560 阅读 · 0 评论 -
摄像头驱动分析--IMX297/296
同属3.4系列同属嵌入式应用方向,MIPI接口尺寸相同最高帧率和分辨率不同型号H x V尺寸帧率长宽比IMX2961/2.9604:3IMX297728 x 5441/2.91204:3。原创 2024-04-10 23:13:10 · 2165 阅读 · 2 评论