HEVC/H.265硬件编码器实现杂谈

国际视频编码标准HEVC已经发布两年有余，市场上关于支持HEVC的硬件也日益涌现，本文借鉴了各方面资源做了综合与概述，给出了HEVC硬件编码器实现的基本方法等重要网络资源。

一、系统设计要点

对于HEVC/H.265视频编码而言，采用了比以往视频标准更加先进和灵活的编码方法，在性能上有比较明显的优势，但对硬件实现也是一个很大的挑战，其实现复杂度和计算量几倍于H.264标准，这对基于FPGA/ASIC/SOC硬件平台实现的H.265编码器设计提出了更高的要求。

要设计一个优秀的HEVC/H.265硬件编码器，重点考虑以下几个内容：

1、 最低工作时钟频率： 指实时实现一定规格的视频编码所需要的最低时钟频率。目前视频编码对画面尺寸以及帧率的要求越来越高，一般要达到1080P@30fps的规格，有的也开始支持4K的实时编码，另外，对低功耗设计也越发突出重要，因此低工作时钟频率显得尤其重要。根据以往业界公开的H.264硬编码器参数，大部分的1080P@30fps实时编码的的最低工作频率在200MHz ～ 250MHz，少数能够达到150MHz以内。H.265相比较H.264而言，其实现复杂度更高，要实现较低的工作频率，对整个编码器的系统设计提出了更高的要求，如果能够把单核1080P@30fps的工作频率控制在150MHz以内，则属于优秀参数级别。

2、最高可运行时钟频： 低时钟频率并不能以牺牲编码器最高可运行时钟频率为代价，时序最长路径不能过长，否则，低工作时钟频率的意义就打了折扣。如1080P@30fps实时编码的最低工作时钟频率要求为150MHz，该编码器在某型号FPGA上的综合最高可运行时钟频率只有50MHz