使用Tsetstand自定义界面实现快速运行多个UUT并行测试,支持自动加载测试序列和独立控制功能

Tsetstand自定义界面,只需要把测试序列放在根目录下,最大支持6个UUT并行测试(可编辑指定)。
除了测试参数需要自己做并生成exe,界面其它功能都可以通过简单修改文本实现快速运行。
1.UUT图片可以指定路径
2.测试序列放到指定目录文件自动加载
3.每个Scoket都有独立的暂停,继续,终止等控制按钮
3.每个Scoket都有独立的报表显示
4.执行视图采用TS的Execution View 控件,相比较第一版的LV表格控件,它能实时显示被嵌套调用的序列执行状态。
5.界面自由增加删除用户信息
本软件依赖于teststand2019 x86 runtime

ID:31330676018163716

芳心可可


Tsetstand自定义界面是一款强大的测试工具,它能够方便地自定义测试界面,只需将测试序列放置在根目录下即可。该工具最大支持6个UUT(被测单元)的并行测试,您可以根据需要进行编辑和指定。

在使用Tsetstand自定义界面时,除了测试参数需要自行制作并生成exe文件外,其他功能均可通过简单修改文本实现快速运行。这一特点使得用户能够灵活地应对各种测试需求,提升测试效率。

下面是Tsetstand自定义界面的一些功能与特点:

  1. UUT图片路径指定:用户可以通过指定图片路径,将对应UUT的图片与测试结果关联起来,从而更直观地了解测试过程中各个UUT的状态。

  2. 自动加载测试序列:将测试序列放置在指定目录下,Tsetstand自定义界面会自动加载这些序列文件,方便用户快速选择测试流程。

  3. 独立的控制按钮:每个Scoket(测试通道)都具有独立的暂停、继续和终止等控制按钮。这样,用户可以对单个通道进行灵活控制,增强了测试过程的可控性。

  4. 独立的报表显示:每个Scoket都有独立的报表显示功能,用户可以查看单个通道的测试结果,从而更为详细地了解每个UUT的测试情况。

  5. 使用TS的Execution View 控件:执行视图采用TestStand(简称TS)的Execution View 控件,相较于第一版的LV表格控件,它能实时显示被嵌套调用的序列执行状态。这一功能提升了用户对测试流程的可视化程度,便于用户监控和调试。

此外,Tsetstand自定义界面还支持界面的自由增加和删除用户信息,用户可以根据需要进行界面的个性化定制。

需要说明的是,本软件依赖于teststand2019 x86 runtime,这一点用户在使用时需要注意。

总结起来,Tsetstand自定义界面是一款功能强大,操作简便的测试工具,它通过自定义界面、独立控制按钮、独立报表显示等特点,将测试过程变得更加灵活和高效。用户可以根据自己的需求,灵活配置和管理测试流程,提高测试效率和准确性。无论是对于专业的测试人员还是对于普通的程序员来说,Tsetstand自定义界面都是一款实实在在的技术分析工具,而非仅仅是一份广告软文。

(字数:447)

以上相关代码,程序地址:http://coupd.cn/676018163716.html

  • 4
    点赞
  • 7
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
好的,以下是一个UART基本功能的Verilog模块代码和测试文件: ```verilog // UART模块代码 module uart( input clk, input rst, input tx_en, input [7:0] tx_data, output reg tx_busy, output reg tx_done, output reg [7:0] tx_out ); reg [3:0] state; reg [7:0] tx_reg; reg [7:0] count; always @(posedge clk) begin if (rst) begin state <= 0; tx_busy <= 0; tx_done <= 0; count <= 0; end else begin case (state) 0: begin // 空闲状态 if (tx_en) begin state <= 1; tx_reg <= tx_data; tx_busy <= 1; count <= 0; end end 1: begin // 开始发送数据 if (count < 8) begin tx_out <= tx_reg[0]; tx_reg <= {tx_reg[6:0], 1'b0}; count <= count + 1; end else begin tx_out <= 1'b1; count <= 0; state <= 2; end end 2: begin // 发送完成 tx_busy <= 0; tx_done <= 1; state <= 0; end endcase end end endmodule // 测试文件 module uart_tb; reg clk; reg rst; reg tx_en; reg [7:0] tx_data; wire tx_busy; wire tx_done; wire [7:0] tx_out; uart uut ( .clk(clk), .rst(rst), .tx_en(tx_en), .tx_data(tx_data), .tx_busy(tx_busy), .tx_done(tx_done), .tx_out(tx_out) ); initial begin clk = 0; forever #5 clk = ~clk; end initial begin rst = 1; #10; rst = 0; end initial begin tx_en = 0; tx_data = 8'h00; #20; tx_en = 1; tx_data = 8'hFF; repeat (10) #20; tx_en = 0; #20; $finish; end endmodule ``` 在这个模块中,我们通过使用状态机来实现UART的基本功能。在空闲状态下,当`tx_en`信号变为高电平时,我们将进入发送数据的状态。在这个状态下,我们将在每个时钟上升沿时发送一个数据位,直到8位数据位全部发送完毕。一旦数据位发送完毕,我们将进入发送完成的状态,并且将`tx_done`信号设置为高电平。 在测试文件中,我们通过将`tx_en`和`tx_data`信号分别设置为0和0x00,然后设置为1和0xFF,最后再将`tx_en`信号设置为0来测试UART模块的功能。在这个测试中,我们发送了一个全0字节和一个全FF字节,并验证了`tx_busy`和`tx_done`信号是否正确。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值