【Verilog中case】

已于 2022-09-05 12:24:34 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2022-08-12 12:15:40 首次发布
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本文链接：https://blog.csdn.net/Halo_zjq/article/details/126301525
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Verilog中case,casez,casex的区别

下图为case,casez,casex的真值表
在这里插入图片描述
case: 全等比较，每一位都相同才匹配。
casez： 忽略高阻态(z)位比较，认为高阻态和0,1,x是相同的，除了高阻态位外其他位相同则匹配。
casex: 忽略高阻态(z)和不定态(x)位比较，除高阻态和不定态位外其他位都相同则匹配。

Halo_zjq
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