vhdl bits第二天

module:模块
hierarchy：层级
top-level module：顶层模块（最外层，其内包含很多小模块，相当于外壳）

port name :端口名

1.端口连接：
by name：mod_a instance2 ( .out(wc), .in1(wa), .in2(wb) );
by position：mod_a instance1 ( wa, wb, wc );
按位置：需要严格对照声明中的端口位置。
eg:
module mod_a ( input in1, input in2, output out );
mod_a instance1 ( wa, wb, wc );
endmodule
其中wa对应input in1；wb——in2; wc——out

• mod_a instance2 ( .out©, .in1(a), .in2(b) )
  模块类型：mod_a
  模块名：instance2
  .out: out端口
  一个mod_a类型的模块（顶层模块之内的模块），名为instance2，将模块外的信号a（顶层模块的引线）连接到名为in1的端口。
  将顶层模块的线连到其内部模块的端口
  
• 按位置进行端口连接