verilog 位数

最新推荐文章于 2023-09-13 15:36:54 发布
最新推荐文章于 2023-09-13 15:36:54 发布
阅读量891 收藏
点赞数 1
分类专栏： FPGA 文章标签： fpga verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Harry_CHL/article/details/121409388
版权

今天写了一个tb
定义了一个单精度浮点数在初始化时是
a=8’h3FA66666; //1.3
b=8’h40266666; //2.6
在查看波形时发现
a=00000066;
b=00000066;
计算的结果有误

犯了一个错误
这里的8是8位二进制，而不是8位16进制
所以正确的表示应该为
a=32’h3FA66666; //1.3
b=32’h40266666; //2.6

花椒且喵酱
关注
  • 1
    点赞
  • 踩
  • 0
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
【FPGA】Verilog 基础速览 | 数据类型 | HDL常数声明 | Timescale | 操作符 | 阻塞语句 | 非阻塞语句
有道无术, 术尚可求。有术无道, 止于术。
01-02 881
本章将对 Verilog 进行简要介绍，并对其基本特性进行讲解说明。之后，我们将按步骤演示如何使用 Vivado 创建简单项目。手动实践部分将根据我们提供的 .v 和 .tb 代码，跟着步骤跑出 Simulation 结果即可。
Verilog：位数拓展
weixin_30938149的博客
04-26 4029
　　如题，在Verilog中如何将寄存器的位数拓展，保证它表示的值不变？比如一个数原来用4位的寄存器表示，现在想要用10位的寄存器来存储。 1、假设这个数为整数，比如0101，即+5，那么可以在高位补六个0，即00 0000 0101，这个数也表示+5（最高位为符号位）； 2、那么这个数要为负数呢？比如为-5，即1101，这是用原码表示的，我们知道，在Verilog中负数使用补码表示...
<转>verilog hdl中常数声明
weixin_30636089的博客
12-31 279
1、语法声明：parameter xx = yy;`define XX YY使用：xx`XX2、作用域parameter作用于声明的那个文件；`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：`ifndef xx`defi...
verilog位数扩展的一个问题
山南水北有一方的博客
08-07 974
群里讨论的一道题 疑点无非就是x和y的值。 一个是先扩展位宽再取反，一个是先取反再扩展。 x=b+{~a};加了括号，先取反再扩展成8比特， y=b+~a;没加括号，先扩展再取反。
串口verilog代码
09-01
1. **波特率生成器**：波特率决定了数据传输的速度，即单位时间内传输的位数。在Verilog中，通过计数器和分频器实现波特率生成器，根据所需的波特率设置分频系数。 2. **发送器（Transmitter）**：发送器负责将并行...
verilog uart rtx
04-02
在发送端，UART将并行数据转换为串行数据，然后按照预设的波特率（即每秒传输的位数）发送出去。在接收端，UART接收串行数据并将其转换回并行形式。为了正确同步数据，UART使用起始位（通常为低电平）、数据位、可选...
基于Verilog的FCS校验
06-23
CRC码是一种高效的检错方法，通过将一个固定位数的校验位添加到数据中，使得任何单个比特错误都会导致整个校验和的改变。CRC计算通常基于线性反馈移位寄存器（LFSR），这是一种特殊的移位寄存器，其状态由前一状态和...
verilog UART例程
11-27
- 波特率是UART传输速率的度量，表示每秒传输的位数。发送端和接收端必须设定相同的波特率才能正确解码数据。 3. **Verilog UART设计**： - 在Verilog中，UART的设计通常包括一个串行到并行转换器（移位寄存器）...
verilog实现uart传输
01-17
1. **波特率**：波特率定义了数据传输的速度，即每秒传输的位数。UART通信双方必须设置相同的波特率才能正确通信。 2. **起始位**：每个UART帧开始于一个低电平的起始位，表示数据传输即将开始。 3. **数据位**：...
Verilog学习笔记3——数据位宽、阻塞/非阻塞赋值、组合和时序逻辑、二进制码/独热码/格雷码比较
qq_42135020的博客
04-07 1109
数据位宽、阻塞和非阻塞赋值、三态门
Verilog一位数比较器的三种语言描述方式
qq_52461854的博客
06-01 1163
一位比较器
Verilog HDL语言基础
zwh文的博客
09-23 1449
基本模型结构 module module_name(port_list); (端口声明) (数据类型声明) (电路功能) (时序规范) endmodule 注意： 关键字为小写 分号是声明结束符 单行注释：// 多行注释：/* */ 时序规范用于仿真 端口类型 input——输入端口 output——输出端口 inout——双向端口 数据类型 1.Net数据类型——表...
Verilog语法简介
qq_38600065的博客
03-05 1236
Verilog语法简介 常量 正数常量 含义 8’b11001100 宽度为8位的二进制数 8’hff 宽度为8位的十六进制数 7’o15 宽度为7位的八进制数 6’d10 宽度为6位的十进制数 变量 net型变量 net型变量相当于硬件电路中各种物料连接其特点是输出的值紧跟输入值的变化而变化。wire是最常用的net型变量。wire型信号可以用作任何...
基于verilog驱动ATH10温湿度传感器
qq_59532413的博客
09-13 551
基于verilog驱动AHT10温湿度传感器
Verilog HDL中的数字进制（Verilog数字表示方法&&X/Y态解析）
m0_67638836的博客
04-17 4598
数字在Verilog中的表示方法 Verilog HDL的数字进制 不定态（X态）解析 高阻态（Y态）解析
【Verilog语法简介】
热门推荐
u013353078的博客
02-14 1万+
Verilog教程1.Verilog简介2. Verilog语法讲解2.1 Verilog数据类型2.1.1 线网型数据（Nets）2.1.2 寄存器型数据（Reg）2.1.3 其他数据类型：（integer、real、time）2.1.4 向量型数据结构2.1.5 数组类型数据2.1.6 Verilog数据表示2.2 Verilog操作符2.3 模块（module）定义2.4 赋值语句2.5 if语句2.6 case语句2.7 when语句2.8 for语句2.9 initial/always语句2.1
八位原码乘法器（包含显示模块）
qq_15008655的博客
10-28 3057
module mul(clk,k,kc,o,comscan);//this program is powered by tance input clk; input [7:0]k; input [2:0]kc; output reg [7:0]o; output reg [1:0]comscan; reg [7:0]A; reg [7:0]B; reg [15:0]C; reg [3:0]CR=4...
Verilog常识
Moon_3181961725的博客
05-29 3635
前言 很多刚入门的小伙伴会问很多最基本的Verilog语法常识，我都会给他们说，好好把语法书看一下，但是一般的语法书内容都比较多，对于刚入门来说很难在短时间内抓住重点，为此我专门写这样一篇博客，希望对刚入门的同学有所帮助，该篇博客我会根据在具体的培训和指导过程中所遇到的问题进行更新，欢迎大家持续观注！ 常识 以下面这段程序为例 reg [7:0] cnt; always@(posedge clk ...
verilog case语句_verilog语法进阶
weixin_39793708的博客
11-21 7433
欢迎FPGA工程师加入官方微信技术群模块的结构、数据类型、变量和基本运算符号3.1.模块的结构Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明：图1 模块示例m请看上面的例子: 程序模块旁边有一个电路图的符号。在许多方面，程序模块和电路图符号是一致的，这是因为电路图符号的引脚也就...
verilog 位数乘法
最新发布
09-14
在Verilog中，可以使用乘法操作符`*`进行位数乘法。下面是一个简单的例子： ```verilog module multiplier ( input [3:0] operand1, input [3:0] operand2, output reg [7:0] result ); always @(*) begin ...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

花椒且喵酱

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值