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hls::LineBuffer 源码解析
以下是LineBuffer的类定义,本质上是一个二维数组原创 2024-01-03 16:25:02 · 797 阅读 · 0 评论 -
vivado sdk mem超出
问题的产生:fpga使用了microblaze搭建了一个soc系统,系统包含了axi uart , 在使用sdk生成了一个hello world 工程后 想着使用xil_printf,却提示超过容量原创 2023-12-07 20:37:24 · 1084 阅读 · 0 评论 -
Sim/circuit10
通过观察可知,在a、b同时为0或1时,state的值改变。state的值可以改变q的输出,1为ab的同或,0为异或。利用assign q=进行输出。原创 2023-08-21 16:09:55 · 450 阅读 · 0 评论 -
Vivado 差分输出引脚配置
完成对Pos Diff引脚的绑定后,Neg Diff默认被绑定在相邻位置原创 2023-07-25 10:06:29 · 3738 阅读 · 0 评论 -
modelsim 仿真脚本
脚本的流程和gui的顺序差不多相同sim.tcl.main clearif [file exists work] { vdel -all}vlib workvmap work workset path ..vlog $path/*.vvsim -t 1ns -novopt work.mul_topadd wave $path/mul_top/*radix -unsignedrun 500usvsim -do sim.tcl...原创 2022-05-18 12:34:00 · 496 阅读 · 0 评论 -
SPI Core 寄存器简介
该采用Wishbone总线接口接口寄存器原创 2022-04-22 19:15:17 · 543 阅读 · 0 评论 -
TD ADC ip 测试
TD ADC测试通道引脚0N111M102L103P114M125N126P127R16本次仅测试CH1通道(因为找不到0的管脚)使用ChipWatcherTD的和Quartus的差不了太多是波形显示,只能按进制显示将ad的引脚接到3.3V电压上我们可以观察到dout的原创 2022-03-16 21:41:49 · 1172 阅读 · 2 评论 -
Python hex转mif文件脚本
修改文件中指定字符串# 按间距中的绿色按钮以运行脚本。if __name__ == '__main__': f = open(r"C:\Users\t.mif", "r+") f2 = open(r"C:\Users\image.hex", "r") data = f.readlines() f = open(r"C:\Users\98782\Desktop\t.mif", "w+") for i in data: if i.find(': 00原创 2022-03-11 16:14:35 · 1484 阅读 · 0 评论 -
Instantiation of ‘scfifo‘ failed
vsim -L altera_mf_ver work.xxxxxx顶层文件原创 2021-12-03 07:54:19 · 325 阅读 · 0 评论 -
verilog 位数
今天写了一个tb定义了一个单精度浮点数在初始化时是a=8’h3FA66666; //1.3b=8’h40266666; //2.6在查看波形时发现a=00000066;b=00000066;计算的结果有误反了一个错误,以前记得的,现在没注意,想当然的就犯了这个错这里的8是8位二进制,而不是8位16进制所以正确的表示应该为a=32’h3FA66666; //1.3b=32’h40266666; //2.6...原创 2021-11-18 20:27:37 · 1035 阅读 · 0 评论 -
EG4S20BG256 开发板Sdram存储空间计算
行11列8bank 4数据宽度 32211* 28*4*32 = 64Mbit原创 2021-10-27 11:43:41 · 1433 阅读 · 0 评论 -
quartus生成jic文件固化的坑
程序设置了一个灯。直接烧录sof会闪生成jic文件后下载完后发现灯不亮了,失败了?拔电源再插上,正常了原创 2021-09-29 14:39:57 · 1160 阅读 · 1 评论 -
Verilog 多位与一位 进行异或
遇到一个有意思的问题module t(input [31:0]a,input b,output [31:0]c,output [31:0]d);assign c = a^b;assign d = b?~a:a;endmodulea与b进行异或得到的结果到底是什么?我不信,就去试了试这似乎和上面的结论不同查资料,新增了一个e端口module t(input [31:0]a,input b,output [31:0]c,output [31:0]d,output [3原创 2021-09-25 16:00:16 · 2845 阅读 · 0 评论 -
Verilog 按位与 逻辑与
按位与&logical逻辑与&&原创 2021-09-24 19:18:36 · 1897 阅读 · 0 评论 -
verilog for 语句的使用
结构genvar i;generate for(i=0;i<x;i++) begin : name //必须有名字 xxx endendgenerate交换位数module top_module( input [31:0] in, output [31:0] out );// genvar i; generate for(i=0 ; i<4 ; i=i+1) begin :inver assign out[原创 2021-09-24 17:04:58 · 337 阅读 · 0 评论 -
FPGA 模块 按键消抖
本模块主要实现的是按键消抖的功能高->低 低->高延时40msmodule key_delay( input clk, input kin, output reg kout);reg[31:0] hcnt,lcnt; //持续时间计数器parameter [31:0] del = 5000000; // 延时时间 = 1/clk*del 一般40msalways @(posedge clk)begin if(!kin) lcnt<=lcnt+1'b原创 2021-09-23 11:21:51 · 225 阅读 · 0 评论 -
FPGA 实现 像素级 手势识别
本实验使用了正点原子的开发板,通过摄像头采集信息,经过一系列处理得到二值化的图像,通过像素点的面积,判断手势,点亮不同的led。缺陷:光线暗效果差距离一定优点:解决了背景问题,即不需要纯色背景,即可判断手势。总结:能用,但不够完美,像素级的判断过于局限。奈何水平有限。...原创 2021-09-23 10:39:37 · 1878 阅读 · 6 评论 -
FPGA(主机)STM32(从机)SPI通信(HAL库实现)
github已开源原创 2021-08-26 21:23:39 · 6605 阅读 · 14 评论 -
FPGA 中 波特率及如何实现串口传输
关于串口传输,首先得清楚波特率波特率:每秒传输的字节数 * 一个字节的位数设波特率为115200,数据位数为8位,但是我们还需要考虑,校验位(一般设NONE)、起始位和终止位,所以为10位。那么字节数就为 11520一般来说,字母和数字都为一个字节,汉字位两个字节。假设我们要传输 “stm32” 这个字符,那么就是从左到右一个字节一个字节传输那假设我们要传输"88888"这一串数字呢?8位即2^8=256 位数不够怎么办。这想的不对传输数字10时10的“16进制”这下懂了吧,把原创 2021-08-19 21:38:21 · 1130 阅读 · 1 评论 -
Quartus 18.1设置testbench详细步骤 打开modelsim
这篇文章主要讲述的是tb编写完成后,如何去设置对如下代码(pll只是一个例子)先写一个tb文件module Led(input clk,input rst,output clk0,output clk1,output clk2,output clk3,output clk4);pll pll_u( .inclk0(clk), .areset(~rst), .c0(clk0), .c1(clk1), .c2(clk2), .c3(clk3)原创 2021-08-06 19:56:03 · 2583 阅读 · 0 评论 -
Verilog 1-8数据分配器
Verilog语言1-8数据分配器module demux8a( input [2:0] s, input a, output [7:0] y);assign y = a <<s;endmodule原创 2020-12-22 10:28:09 · 3749 阅读 · 3 评论 -
Verilog一个非常简洁的8选1多路选择器
8选1多路选择器这是一个十分简便的代码module mux81s(input [2:0] s,input [7:0] a,output y);assign y = a[s];endmodule原创 2020-12-22 10:21:32 · 9133 阅读 · 0 评论