全相联cache设计

1. 实验目的

        掌握 cache 实现的三个关键技术：数据查找，地址映射，替换算法，熟悉译码器，多路选择器，寄存器的使用，能根据不同的映射策略在 Logisim 平台中用数字逻辑电路实现 cache 机制。

       2. 主要任务

        本次实验的主要任务就是设计该电路的cache 子电路。结合引脚功能说明，实现全相联 cache 模块，该 cache 模块共包括8个 cache 行，每个数据块包含包括4个字节共32位数据。

课设报告写了详细的报告分析过程，和完整实验数据的测试。

参考课程报告:全相联cache设计 (mbd.pub)

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多周期MIPS CPU的设计：多周期MIPS CPU的设计_多周期mipscpu设计-CSDN博客

logisim circ链接：https://pan.baidu.com/s/1btGIK6Rz7vy5Dc1X0anZWw?pwd=5tmi 
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