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RSS订阅原创 Verilog 中 function 的使用
Verilog 中 function 的使用函数的功能和任务的功能类似，但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。1．函数的定义函数通过关键词 function 和 endfunction 定义，不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下：function [range] function_id; input_declaration other_declarations procedural
2020-06-19 19:11:09
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原创 浮点数和定点数的关系理解
浮点数和定点数的关系理解一直以来，程序中接触的数据类型都是int整型，char字符型，float单精度浮点型，double双精度浮点型。看到浮点和定点一直不知道如何划分这个概念的范畴。以为浮点就是float表示小数，定点就是int可表示整数而已。经过学习明白了显然是错误的。应该是这样划分的：浮点：小数点非固定的数，可表示数据范围较广，整数，小数都可表示。包含float，double；定点：小数点固定，可表示整数，小数。int（整数）本质是小数点位于末尾的32位定点数而已；1. 什么是单精度和双精
2020-06-17 17:29:27
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原创 Virtex6 GTX Transceiver简介
1.Virtex6 GTX Transceiver简介 在Xilinx的Virtex6 FPGA中，GTX作为一种低功耗的吉比特收发器，配置灵活，功能强大，并与FPGA内部的其他逻辑资源紧密联系，可用于实现多种高速接口（如XAUI、PCIE等）。V6 系列的FPGA中，GTX工作带宽范围是600 Mb/s到6.6 Gb/s，支持收发双向，且收发双向独立。GTX接收和发送方向均由PMA和PCS两部分组成，PCS提供丰富的物理编码层特性，如8b/10b编码、时钟校准等功能；PMA部分为模拟电路，提供高性
2020-06-11 20:02:46
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转载 采样定理详解：3个主要条件只需满足其中任意2个
采样定理详解：3个主要条件只需满足其中任意2个采样定理采样定理解决的问题是确定合理的采样间隔△t以及合理的采样长度T，保障采样所得的数字信号能真实地代表原来的连续信号x(t)。衡量采样速度高低的指标称为采样频率fs。一般来说，采样频率fs越高，采样点越密，所获得的数字信号越逼近原信号。为了兼顾计算机存储量和计算工作量，一般保证信号不丢失或歪曲原信号信息就可以满足实际需要了。这个基本要求就是所谓的采样定理，是由Shannon提出的，也称为Shannon采样定理。Shannon采样定理规定了带限信号不丢
2020-06-11 16:41:23
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原创 Vivado如何清理工程并保证不缺失必要文件
一、 Vivado如何清理工程并保证不缺失必要文件前言vivado和ISE的使用差别很大，Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具，特别是最近提出的UltraFast设计方法，能够极大地提高开发效率。ISE在支持老版本器件的基础上，目前也支持7系列/ZYNQ的设计，但是效率不能和Vivado相比。关于vivado的基本使用这里不多说，主要把一些问题点整理成“错题集”，把一些小技巧进行归纳。清理/压缩工程实际使用vivado的过程中，由于vivado会自动产生一
2020-06-06 19:15:13
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转载 5G频谱分配情况
5G频谱分配情况2019年6月6日，中国移动、中国电信、中国联通、中国广电四家正式获得5G商用牌照，5G发牌一年时间，各大运营商已经在多个城市完成重点区域5G覆盖。工信部部长苗圩表示，现在每一周大概要增加1万多个5G基站。5G用户仅4月份一个月，就增加了700多万，累计已经超过3600万。各运营商所分配的5G频谱不同，是否会存在信号覆盖、强度的差异呢？现在一起来看看国内四大运营商5G频谱分配情况：中国移动：在2.6GHz频段上拥有2515-2675MHz的160M带宽，其中2515~2615
2020-06-05 18:45:51
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原创 触发器建立&保持时间
触发器建立、保持时间一、FPGA设计-时序约束（上篇，理论篇）https://blog.csdn.net/u012176730/article/details/54412323/建立时间（Setup time ）和保持时间（Hold time）上述的锁存沿会将数据保存下来，但是必须要满足一定的条件：建立时间Tsu：在时钟有效沿之前，数据必须保持稳定的最小时间；保持时间Th：在时钟有效沿之后，数据必须保持稳定的最小时间；1. 建立时间满足条件（Setup time violatio
2020-06-05 10:20:34
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原创 异步FIFO为什么要使用格雷码(笔记)
异步FIFO为什么要使用格雷码(笔记)首先要了解的是异步FIFO使用格雷码的唯一目的就是：“即使在亚稳态进行读写指针抽样也能进行正确的空满状态判断”。那么典型的判断方法是怎样进行的呢？以满状态判断为例，先要对读指针（属于读时钟域）在写时钟域进行抽样，然后才能与写指针进行比较，如果写指针赶上了读指针，说明已经写满，写操作必须暂停。为什么2进制（binary编码）指针不适合做空满判断。事实上2进制读指针在增减时，经常发生多位突变，比如6位地址111111会在下一时刻变成000000，在实际电路中，
2020-06-03 17:38:36
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Python自动生成Verilog例化模板的工具.zip
2020-05-20
在FPGA上使用verilog实现SPI通信协议
2019-07-17
手绕电感必备匝数计算工具
2018-04-10
已知最全 Quartus IP核license
2018-04-02
空空如也
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