【计组】--数值的机器运算(1): 加法器

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概绪

参考书目:《计算机组成原理》(第三版) 蒋本珊 编著


全加器(FA)

模型

全加器

逻辑表达式

Si=AiBiCi1
Ci=AiBi+(AiBi)Ci1


串行与并行

关系

这里写图片描述


并行加法器

提高并行加法器速度的关键是尽量加快进位产生和传递的速度

进位的产生和传递

Ci=AiBi+(AiBi)Ci1
其中令 Gi=AiBi为进位产生函数 Pi=AiBi为进位传递函数

进位表达式:Ci=Gi+PiCi1


串行进位的并行加法器

串行进位的并行加法器

串行进位的并行加法器的总延迟时间与字长成正比,字长越长,总延迟时间就越长

每一级全加器的进位延迟时间为2ty,字长为 n 时,延迟时间为 2nty


并行进位的并行加法器

各级进位信号同时形成

C0Cn的最长延迟时间仅为2ty,而与字长无关

但是随着加法器位数的增加,Ci的逻辑表达式会变得越来越长


分组并行进位方式

单级先行进位方式(组内并行、组间串行)

以16位加法器为例,可分为 4 组,每组 4 位。第一小组组内的进位逻辑函数 C1C2C3C4的表达式与前述相同,它们是同时产生的,实现上述进位逻辑函数的电路称之为4位先行进位电路 CLA,其延迟时间是 2ty
利用这种 4 位的 CLA 电路以及进位产生/传递电路和求和电路可以构成 4 位的 CLA 加法器。用 4 个这样的 CLA 加法器,很容易构成 16 位的单级先行进位加法器

16位单级先行进位加法器


多级先行进位方式(组内并行、组间并行)

成组先行进位电路 BCLA,其延迟时间是 2ty。利用这种 4 位的 BCLA 电路以及进位产生/传递电路和求和电路可以构成 4 位的 BCLA 加法器。16 位的两级先行进位加法器可由 4 个 BCLA 加法器和 1 个 CLA 电路组成

16位两级先行进位加法器

若不考虑 GiPi 的形成时间,C0经过 2ty 产生第一小组的 C1C2C3及所有组进位产生函数Gi和组进位传递函数 Pi;再经过 2ty,由 CLA 电路产生 C4C8C12C16;再经过 2ty 后,才能产生第二、三、四小组内的 C5C7C9C11C13C15。此时加法器的最长进位延迟时间是 6ty

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