if与else的多种嵌套关系

前言

(1)C语言是结构化的程序设计语言。

C语言的三种基本程序结构分别是:
  • 顺序结构:按照程序顺序执行
  • 选择结构:根据判断结果选择分支方向
  • 循环结构:指有一个循环体,可以根据判断条件决定循环多少次

 而if-else语句就是顺序语句

那什么是语句?

C语言中由一个分号(;)隔开的就是一条语句。

(2)if语句的语法结构

l

表达式成⽴(为真),则语句执⾏,表达式不成⽴(为假),则语句不执⾏。

及在C语⾔中,0为假,⾮0表⽰真,

例一:了解if-else结构

运行该程序,将不会有打印结果;如果在此基础上加上

则运行结果为:

未成年

例二:一分支多语句

上⾯的代码,你会发现输⼊的值不管是>=18还是<18,"可以谈恋爱了"都会输出。

因为 if 语句只能控制⼀条语句,若要控制两条如何做呢?那就要使⽤ {} 将代码括起来

if 后使⽤{} 控制多条语句-这个块也叫:程序块,或者复合语句

例三:if-slse结合

以例二为例,当ega>=18时成年了并且可以早恋。其中缺少了未成年并且不能早恋的情况。我们就可以用else来完成。

其中else 后使⽤{}控制多条语句-这个块也叫:程序块,或者复合语句

scanf_s:为什么要这样写,因为我们使用vs环境时系统会认为scanf不安全并报错,所以vs为了安全不采用scanf。 

(3)if语句的嵌套 

 在 if else 语句中, else 可以与另⼀个 if 语句连⽤,构成多重判断。

⽐如:要求输⼊⼀个整数,判断输⼊的整数是0,还是正数或者负数。请看如下代码:

 上图中蓝⾊背景的代码就是嵌套在前⾯的 else ⼦句中的,构成了嵌套的if语句。

其中对于 else if来说想用几个用几个,并无太多条件束缚

再⽐如: 输⼊⼀个整数,如果是正数,再判断是奇数还是偶数,并输出;如果不是正数则输出:⾮正数。

上图中蓝⾊背景的代码就是嵌套在前⾯的 else ⼦句中的,构成了嵌套的if语句。

(4)悬空else问题

如果有多个 if 和 else ,可以记住这样⼀条规则, else 总是跟最接近的 if 匹配。

 例一:

对于初学if语句的来说上来以判断 a 是0,不等于1,那就执⾏ else ⼦句,打印 haha 但是当你去运⾏代码,输出的结果是:啥都不输出。

为什么呢? 这就是悬空 else 的问题,如果有多个 if 和 else ,可以记住这样⼀条规则

else 总是跟最接近 的 if 匹配。

上⾯的代码排版,让 else 和第⼀个 if 语句对⻬,让我们以为 else 是和第⼀个if匹配的,当 if 语句不成⽴的时候,⾃然想到的就是执⾏ else ⼦句,打印 haha ,但实际上 else 是和第⼆个 if 进⾏匹配的,这样后边的 if...else 语句是嵌套在第⼀个 if 语句中的,如果第⼀个 if 语句就不 成⽴,嵌套 if 和 else 就没机会执⾏了,最终啥都不打印。 如果代码改成下⾯这样就更加容易理解了。

或者如果我们希望else确实和第⼀个if匹配,可以这样修改代码:

 

 

只要带上适当的⼤括号,代码的逻辑就会更加的清晰。

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### 回答1: if else if语句是在Verilog中非常常用的控制语句之一,但是在设计中过多的if else if语句会导致代码可读性变得很差,容易造成设计的错误,也会降低代码的运行速度。为了优化if else if语句,我们可以采取以下方法: 1.用case语句替代if else if语句。case语句可以提高代码的可读性,简化代码的逻辑结构,同时也可以提高代码的运行速度。 2.使用电路卷积代替if语句。电路卷积是将代码中的if语句转化为逻辑电路的形式,使得代码更加紧凑且运行速度更快。 3.用状态机代替if语句。状态机是一种经典的逻辑电路,通过将代码的状态转移转化为逻辑电路,可以消除if语句,从而提高代码的运行速度和可读性。 4.将if else if语句合并为一行代码。将if else if语句合并为一行代码可以缩短代码的长度,提高可读性,同时也可以提高代码的运行速度。 综上所述,通过采用以上方法,可以优化if else if语句,提高代码的运行速度和可读性,从而能够更好地完成Verilog设计任务。 ### 回答2: if else if 是一种常用的条件语句,但是在Verilog代码中使用它可能会对代码效率造成一定的影响。为了优化Verilog代码中的if else if,可以采取以下几种方法: 1. 尽可能使用case语句代替if else if语句。case语句可以大大简化代码,提高代码的可读性和可维护性。同时,case语句的执行速度也比if else if语句快。 2. 避免使用多重if else if语句。多重if else if语句容易出现嵌套过深的情况,影响代码可读性和运行效率。可以通过将多个if else if语句合并成一个case语句来减少嵌套深度,提高代码运行速度。 3. 通过重构代码来减少if else if语句的使用。代码优化的关键是尽可能少使用冗余代码,可以考虑使用循环、函数、过程等方式来替代if else if语句,提高代码的效率和可读性。 4. 使用寄存器进行计算。在某些情况下,使用寄存器可以提高代码的运行速度。因为寄存器可以存储变量的值,可以避免多次读写内存的开销。 总之,优化Verilog代码中的if else if语句是提高代码效率和可读性的关键。通过有效的代码重构和使用case语句代替if else if语句等方式来减少冗余代码,可以使Verilog代码更加简洁、高效。 ### 回答3: 在Verilog中,if-else-if语句可以使用不同的方式来优化代码。以下是几种可能的方法: 1. 使用case语句 case语句可以更加简洁地表达多种情况的判断,同时也可以更好地组织代码。如果if-else-if语句中包含多个条件,可以考虑使用case语句来代替。 2. 使用always_comb块 always_comb块可以在代码中自动对组合逻辑进行优化。 在always_comb块中使用if-else-if语句,可以避免冗余代码并减少逻辑门延时。这对于设计高性能电路非常重要。 3. 使用布尔代数优化 如果if-else-if语句中使用了多个布尔量,可以使用布尔代数来对其进行优化。特别是当布尔量在几个条件中运算相同,并且有时也可以用来简化定型。这可以允许设计人员精简和减少代码,并使代码更加易于维护。 4. 使用变量减少重复计算 如果if-else-if语句使用多个计算结果可能相同的变量,可以考虑使用变量来减少重复计算。 在计算结果相同的情况下,可以将计算结果存储在一个变量中,以减少资源浪费。 总的来说,优化Verilog代码的关键是减少冗余代码,并优化逻辑,以使其更加高效和简洁。

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