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RSS订阅原创 verilog学习——代码实例一：vivado编写hello world
打开Vivado 集成开发环境，并进入到 Vivado 启动界面，如下所示，可以看到有Quick Start、 Tasks、 Learning Center 三组快速入口。Quick Start：包含有 Create Project（创建工程）、 Open Project（打开工程）、 Open Example Project（打开实例工程）。
2024-04-24 15:21:18
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原创 verilog学习——系统任务和函数/system tasks and functions
显示系统任务(display system tasks)用于显示信息和调试信息，以跟踪日志文件中的模拟流程，有助于更快的调试。可以通过不同的显示任务组和格式打印值。display和write都按照参数列表中的出现顺序显示参数。$write不会将换行符添加到其字符串的末尾。strobe在当前增量时间步长的末尾打印变量的最终值，并与display具有类似的格式，monitor帮助每当参数列表中的变量或表达式发生更改时自动打印出变量或表达式值。它实现了类似。
2024-04-23 17:20:21
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原创 verilog学习——模拟simulation
模拟是一种技术，可以在不同的时间对设计施加不同的输入，以检查RTL代码的行为是否符合预期。模拟是一种验证设计鲁棒性的常用技术。模拟可以将设计和测试台信号转储到一个波形中，以分析和调试RTL设计的功能。变量或net值的每次更改都称为更新事件(update event)。每当更新事件发生时，都会评估这些进程，称为评估事件(evaluation event)。在事件队列(event queue)中跟踪更改的顺序。在队列中添加新事件称为scheduling。
2024-04-22 14:32:16
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原创 verilog学习——gate/switch modeling 门/开关建模
标准的verilog的原语，可能并不能容易的或并不足以表示复杂的逻辑。称为UDP的、或自定义的原语能够对组合逻辑或顺序逻辑建模。所有的UDP只有一个输出，可以是0、1、x。但不能是z，任何值为z的输入都将被视为x。1.verilog UDP符号Verilog自定义原语可以与module定义相同的级别，但不能在endmodule和module之间。可以有多个输入端口，但始终只有一个输出端口，双向端口无效。所有的端口信号都必须是标量，即必须是1位宽。
2024-04-20 15:47:41
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原创 verilog学习——Verilog的行为建模/Behavioral modeling(2)
函数的用途是返回要在表达式中使用的值。函数定义始终以关键字function开始，后跟返回类型、名称和在参数中的端口列表。函数以关键字endfunction结束。函数至少有一个输入，如果不返回任何内容，则返回类型为void。由两种方法可以声明函数的输入；函数定义隐式地创建一个与函数同名的内部变量。通过将函数结果分配给内部变量来初始化返回值。函数调用是带有表达式的操作数。① 函数不能包含任何时间控制语句，如#、@、wait、posedge、negedge；
2024-04-19 14:17:15
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原创 verilog学习——Verilog的行为建模/Behavioral modeling(1)
可以将一组语句组合起来，这些语句在语法上等效于单个语句，称为块语句。块语句有看两种类型：顺序和并行。语句包含在关键字begin和end之间，并按给定顺序一次执行；延迟值相对于上一个语句的执行时间进行处理。并行块可以并发执行语句，延迟控制可以用来控制赋值的时间顺序。通过将语句放在关键字fork和join之间来并行启动语句。3.块的命名顺序块和并行块都可以在关键字begin和关键字fork之后加“：name“来命名。这样做可以在disable语句块中引用该块。
2024-04-17 18:06:26
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原创 verilog学习——building block(2)
1.模块所有行为代码都写在module和endmodule中；有空模块和非空模块；2.数据类型Verilog中有两中主要的数据类型用于硬件合成，reg和wire；reg 数据类型用于保存变量等值，而wire 只是类似于必须连续驱动的电线。所以通常 wire 用于连接多个模块和其他信号。Verilog有三个基本块：always@(condition)：始终在满足条件时执行；Initial ：在模拟开始时仅执行一次；
2024-04-15 21:04:45
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原创 verilog学习——building block(1)
一个模块(module)是实现特定功能的代码块，模块可以嵌入到其他模块中；模块声明在关键字module和endmodule后，模块名紧跟在关键字module中，还可以声明可选的端口列表，注意，端口声明列表中声明的端口不能在模块正文中重新声明。模块代表实现某些行为特征的设计单元，并将在综合过程中转换为数字电路。顶级模块是包含所有其他模块的模块，不会在其他任何模块中实例化；例如，设计模块通常在顶级测试台模块中实例化，以便通过提供输入激励来运行仿真模拟。
2024-04-14 22:21:57
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原创 Verilog学习——数据类型
Verilog中的语法类似于C，包含标记流。一个词法标记由一个或多个字符组成，标记可以是注释、关键字、数字、字符串或者空格，所有行都应以分号结尾，verilog区分大小写。两种方式：//单行注释，可嵌套在多行注释里；/* */多行注释，不能嵌套；用于表示空格、制表符、换行符和表单馈送的字符；一元运算符，二元运算符，三元运算符或条件运算符；数字可以用小数、二进制、八进制、十六进制表示，默认情况下，视为小数；Size用十进制书写，表示数字中的位数；
2024-04-12 18:00:23
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原创 Verilog学习——verilog的介绍
Verilog是一种硬件描述语言，用于以代码形式描述数字系统和电路。在开发verilog之前，用于描述电路设计和验证的主要语言是VHDL。
2024-04-11 22:12:22
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原创 Vivado下载及安装
①网址： https://china.xilinx.com/products/design-tools/vivado.html② 如果①无法下载，可以找百度网盘的安装包；
2024-04-09 22:51:55
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原创 实训记录二：Maya插件:pyside实现窗口路径的预定义和文件的选择
该部分主要实现主窗口中文件路径的选择，预定义一个路径，首先是一个获得路径的方法，默认路径设置为了Maya的默认文件位置，通过mayaAppDirTemp =os.getenv(“MAYA_APP_DIR”)获得，在此文件目录下自定义了一个关于节点预设的文件夹，将节点文件保存在此，返回路径。可以在该目录下导入文件，也可导入其他文件目录下的文件。def getPresetFolder(): mayaAppDirTemp = os.getenv("MAYA_APP_DIR")##获取系统的环境变量.
2020-07-02 00:59:47
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原创 实训记录三：在pyside窗口中实现Maya节点文件的导入
pyside窗口中实现Maya节点文件的导入在此部分，我主要负责的是实现Maya节点文件的导入，思路是，点击原窗口的文件图标打开子窗口选择打开或者导入文件。步骤：创建一个子窗口的类：class OpenImportDialog(QtWidgets.QDialog):子窗口的布局定义def __init__(self,parent = getMayaWindow()): super(OpenImportDialog,self).__init__(parent) se
2020-07-02 00:48:39
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原创 实训记录一：Maya-pycharm-pyside环境配置
所需环境：maya-pycharm-pyside2安装Maya：Maya2018/2020，电脑中已安装，查看Maya中python的版本为——python2.7.11安装pycharm社区版本，官网：pycharm官网进行相应环境配置：首先：在File—Setting—Plugins中，下载mayaCharm插件，将代码复制到C:\Users\24579\Documents\maya\2020\zh_CN\scripts\userSetup.py，每次maya 启动时，都会运行该脚本，实现May
2020-06-28 20:19:25
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