verilog学习——代码实例一：vivado编写hello world

最新推荐文章于 2024-06-18 22:15:51 发布
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verilog学习——vivado编写hello world

(一)新建工程

打开Vivado 集成开发环境，并进入到 Vivado 启动界面，如下所示，可以看到有Quick Start、 Tasks、 Learning Center 三组快速入口。

Quick Start：包含有 Create Project（创建工程）、 Open Project（打开工程）、 Open Example Project（打开实例工程）。
Tasks ：包含有 Manage IP（管理 IP）、 Open Hardware Manager （打开硬件管理器）、Xilinx Tcl Store（Tcl 脚本存储库）。
Learning Center ：包含有 Documentation and Tutorials（文档和教程）、 Quick Take Videos（快速上手视频）、 Release Notes Guide（发布注释向导）。
选择quick start;
在这里插入图片描述
接下来就会打开创建新工程的向导;
在这里插入图片描述
填入工程名字和工程路径，不能包含空格和中文字符。
在这里插入图片描述
选择RTL类型的工程，勾选下面的复选框Do not specify sources at this time，不在设计创建阶段进行添加源文件。
在这里插入图片描述
选择器件，选择对应的芯片；
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出现new project summary对话框，单击finish按钮，完成工程的创建；
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(二)新建设计——hello world

面板介绍：
在这里插入图片描述
点击 add sources或者➕创建文件；
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创建verilog源文件， Add or create simulation source，单击next；
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语言选择verilog。填写文件名称，单击ok；
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单击ok；
在这里插入图片描述找到创建的tb文件，右击设置为top模块，双击打开；
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编写代码；
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运行；
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咦哩か
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在学习Verilog的过程中，相信大家都陷入了一个怪圈，那就是对于写模块相当拿手，但是一到编写仿真激励的时候就开始“抓瞎”，不知从何写起，本人也是一样。发现问题就要积极解决问题，因此，总结一篇博客（今后会不断更新）来介绍常用的一些基础仿真语句，供自己总结，也供大家查用。
vivado HDL编写示例
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05-08 1015
根据移位寄存器的长度不同，在综合时会选择采用一个 SRL 类型原语，或采用级联的 SRLC 类型原语进行实现。报告检测出的锁存器（Latches），这些锁存器是由组合逻辑HDL代码设计错误引起的，比如if或case状态不完整。寄存器是一种广泛使用的存储器件，可以在时序逻辑中存储多个比特位，通常由触发器或D触发器等逻辑单元实现。Vivado综合时会根据实际情况，确定是用LUT实现，还是用DSP实现，建议使用乘法时，计算结果输出多打两拍，有助于改善时序。常见的触发器有D触发器、JK触发器、T触发器等。
Vivado详细使用教程 | LED闪烁示例
Time木的博客
10-18 7297
RTLProject”是指按照正常设计流程所选择的类型，这也是常用的一种类型，“RTL Project”下的“Do not specify sources at this time”用于设置是否在创建工程向导的过程中添加设计文件，如果勾选后，则不创建或者添加设计文件，下面一个不用管。这个文件只用于仿真，不能用于设计的综合和实现。打开软甲------>新建工程------->设计输入------->分析与综合------->约束输入------->设计实现-------->生成和下载比特流。
使用Vivado开发工具编写一个计算器
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通过连接适当的开发板线缆和外设，确保电路能够正确地响应输入并在数码管上显示正确的计算结果。利用SDK工具，编写相应的程序代码，实现计算器的各种功能。使用适当的编程语言（如C或者C++），根据用户的输入执行加减乘除操作，并将结果显示在数码管上。首先，在Vivado中进行电路设计部分，我们需要创建一个基于FPGA的项目。根据计算器的功能，我们需要设计合适的运算电路，并将输入和输出信号与数码管模块连接起来。在通过使用Vivado开发工具，以FPGA为基础，结合数码管显示模块和SDK编程实现一个简单的计算器。
充电学习—7、BC1.2 PD协议
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PD（portable device，便携式设备）中有个检测VBUS是否有效的电路，电路有个参考值，高于这个值认为VBUS有效，参考值不固定，一般在0.8V~4V之间。首先将PD+即设备的DP拉高至0.6V，然后检测PD-即设备DM的电压，如果小于规定的参考电压，则端口是数据口SDP；首先将PD-拉高至0.6V，然后检测PD+的电压，如果小于参考电压，则端口是CDP；PD快充充电时，DCP协议识别过程，首次检测和二次检测符合BC1.2规定，初始VBUS是5V，识别出DCP之后将VBUS提高至9V。
现在有一份verilog SPImodule 代码，怎么在vivado中仿真
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在 Vivado 中进行 Verilog 代码的仿真可以按照以下步骤进行： 1. 打开 Vivado，创建一个新的项目。 2. 在项目导航栏中选择 "Create Project"。 3. 在对话框中选择项目的名称和保存路径，然后点击 "Next"。 4. 在 "Add Sources" 步骤中，点击 "Add Files"，选择你的 Verilog SPImodule 代码文件，然后点击 "Finish"。 5. 在 "Add Constraints" 步骤中，如果你有任何约束文件，可以添加它们。否则，可以跳过这一步，然后点击 "Next"。 6. 在 "Default Part" 步骤中，选择适合你的仿真的目标设备。如果你不确定，可以选择一个通用的仿真设备，然后点击 "Next"。 7. 在 "New Project Summary" 步骤中，你可以查看项目的设置摘要。检查无误后，点击 "Finish"。 8. Vivado 将创建一个新的项目，在 "Flow Navigator" 中选择 "Simulation"。 9. 在 "Simulation" 中，选择 "Run Simulation"。 10. 在弹出对话框中，选择 "Create Behavioral Simulation" 作为仿真类型，然后点击 "OK"。 11. Vivado 将生成一个仿真模型，并打开仿真波形编辑器。 12. 在仿真波形编辑器中，你可以添加信号、设置仿真时钟等。在工具栏上选择 "Add Signals"，然后选择你想要添加的信号。 13. 在 "Flow Navigator" 中选择 "Run Simulation"，然后点击 "Run Behavioral Simulation" 开始仿真。 以上是一般的仿真流程，具体操作可能会根据你的代码和需求有所不同。如果你有特定的问题或需要进一步的帮助，请提供更多的细节和代码，以便我能够提供更具体的指导。

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