verilog学习——代码实例一：vivado编写hello world

于 2024-04-24 15:21:18 发布
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文章标签： 学习 fpga开发 开发语言
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verilog学习——vivado编写hello world

(一)新建工程

打开Vivado 集成开发环境，并进入到 Vivado 启动界面，如下所示，可以看到有Quick Start、 Tasks、 Learning Center 三组快速入口。

Quick Start：包含有 Create Project（创建工程）、 Open Project（打开工程）、 Open Example Project（打开实例工程）。
Tasks ：包含有 Manage IP（管理 IP）、 Open Hardware Manager （打开硬件管理器）、Xilinx Tcl Store（Tcl 脚本存储库）。
Learning Center ：包含有 Documentation and Tutorials（文档和教程）、 Quick Take Videos（快速上手视频）、 Release Notes Guide（发布注释向导）。
选择quick start;
在这里插入图片描述
接下来就会打开创建新工程的向导;
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填入工程名字和工程路径，不能包含空格和中文字符。
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选择RTL类型的工程，勾选下面的复选框Do not specify sources at this time，不在设计创建阶段进行添加源文件。
在这里插入图片描述
选择器件，选择对应的芯片；
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出现new project summary对话框，单击finish按钮，完成工程的创建；
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(二)新建设计——hello world

面板介绍：
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点击 add sources或者➕创建文件；
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创建verilog源文件， Add or create simulation source，单击next；
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语言选择verilog。填写文件名称，单击ok；
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单击ok；
在这里插入图片描述找到创建的tb文件，右击设置为top模块，双击打开；
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编写代码；
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运行；
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