[FPAG学习]第二部分：重要知识点（进阶）

module D_CFQ
(
	input 		sys_clk			,				//系统时钟为50MHz
	input 		flag			,				//输入信号
	output reg  flag1							//经过D触发器（打拍/非阻塞赋值）的信号
);
lways@(posedge sys_clk)
    flag <= flag1;
endmodule

非阻塞赋值（打拍/D触发器）

四、亚稳态。

（一）什么是亚稳态？

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

（二）产生原因：

采样信号在被采样时建立时间和保持时间没有达到要求，无法采样得到准确的值。

（三）解决办法：

将外部接收到的待处理信号在系统时钟下打拍后使用。

五、同步复位。

（一）优点：

（1）抗干扰性高，可以剔除复位信号中短于时钟周期的毛刺。

（2）有利于静态时序分析工具的分析。

（3）有利于基于周期的仿真工具的仿真。

（二）缺点：

（1）占用更多的逻辑资源。

（2）对复位信号的脉冲宽度有要求，必须大于指定的时钟周期，由于线路上的延迟，可能需要多个时钟周期的复位脉冲宽度，且很难保证复位信号到达各个寄存器的时序。

（3）同步复位依赖于时钟，如果电路中的时钟信号出现问题，无法完成复位。

六、异步复位。

（一）优点：

（1）不需要额外的逻辑资源，实现简单，而且CPLD有针对复位信号的全局布线资源，可以保证复位引脚到各个寄存器的时钟偏差最小（不是到各个寄存器的延迟最小）。

（2）复位信号不依赖于时钟。

（二）缺点：

（1）复位信号容易受到外界的干扰，并且对电路内的毛刺敏感。

（2）复位信号释放的随机性可能导致时钟时序违规，也就是复位释放时在时钟有效沿附近，会使电路处于亚稳态。

七、异步复位，同步释放。

异步复位，同步释放是指复位信号产生时不受时钟信号的控制，但是释放的时候受到时钟信号的同步。简单说就是复位信号在时钟下打拍，用打拍过后的新的复位信号进行异步复位。主要目的是防止复位信号释放时候产生亚稳态。

Verilog代码：

module rst
(
	input 		sys_clk		,					//系统时钟为50MHz
	input 		sys_rst_n	,                   //复位信号（一般为低电平）
	output wire rst_n                           //异步复位，同步释放后的信号
);                                              
reg sys_rst_n0, sys_rst_n1;						//打拍后的信号
always@(posedge sys_clk or negedge sys_rst_n)
	if(!sys_rst_n)
		begin
			sys_rst_n0 <= 0;
			sys_rst_n1 <= 0;
		end
	else
		begin
			sys_rst_n0 <= sys_rst_n;
			sys_rst_n1 <= sys_rst_n0;
		end
assign rst_n = sys_rst_n1;
endmodule

八、锁存器（Latch）。

锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个 I/O 口既能输出也能输入的问题。锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。