YprgDay的博客(Yuan make progress everyday)

Modelsim仿真时报错Error XX.v Module 'xx_fifo' is not defined的解决。

Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决。

Xilinx FIFO IP核使用及注意事项。

Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决。

Vivado关联Modelsim报错ERROR: [Common 17-53]。

Latch 是什么，以及它的产生、危害、如何避免等相关知识。

如何快速查看一个工程使用的Vivado版本以及使用的器件型号啦？

Verilog中reg和wire的区别总结。

Vivado报错 [Synth 8-9917] port 'xx' must not be declared to be an array的解决办法。

Vivado IP核的快速入门 官方手册和例程。

Vivado中对已调用IP核的重命名。

快速筛选大批量文件夹下某一特定格式文件的方法。

Xilinx RAM IP核的使用及注意事项。

Excel快速填充序号的方法。

本文对SRAM进行介绍，并对其内部的存储器矩阵、地址译码器、列I/O及I/O数据电路、控制电路、SRAM的读写流程进行简要介绍，并给出SRAM IS62LV256-45U读写实例。

跨模块调用内部信号的一种方法。

Modelsim重编译与波形查看。

Diamond的使用。

本文讲解Modelsim与Diamond进行联合仿真步骤，以及对遇到问题的解决与说明。

对某分频后的时钟进行周期检测，产生周期标志信号。