FPGA开发实例之时序违规1

1、说明
\qquad 在用fpga做信号处理的时候用到了开根号运算，我直接调用ip核完成的。编译完成后出现了ip核路径时序违规，以下是解决方法。

2、ip核时序违规
如图所示

\qquad 打开第一个违规路径查看详细信息，可以看到信号路径都是CARRY和LUT，即信号路径中包含了很多组合逻辑。

\qquad 查看ip核发现，此ip是使用logic单元生成的，并且latency参数设置成了3，它为了保证运算速度所以用了大量的组合逻辑。组合逻辑很多时会导致信号延迟较高，所以产生了时序违规。


我尝试着将latency设置的大一点，设置为6。再次编译，违规路径都解决了。