计算机组成原理实验5：存储器

最新推荐文章于 2024-06-24 20:52:44 发布

EdwardLeo

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分类专栏： ISE 文章标签： fpga

本文链接：https://blog.csdn.net/Leo_akis7/article/details/120459816

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本文详细介绍了计算机组成原理实验中的FPGA应用，涉及COE文件的使用，ALU、寄存器与存储器的连接，以及通过两个测试文件验证存储器的功能和整体性能。

摘要由CSDN通过智能技术生成

COE文件

memory_initialization_radix=16;
memory_initialization_vector=00000820,00632020,00010fff,20006789,FFFF0000,0000FFFF,88888888,99999999,aaaaaaaa,bbbbbbbb;

ALU、寄存器、存储器连接

module Top(
	input [4:0] R_Addr_A, //左操作数地址
	input [4:0] R_Adde_B, //查看寄存器中的数据
	input [4:0] W_Addr,	//计算结果返回的时候存储的地址
	input clk,reset,Write_Reg,	//寄存器控制信号
	input [2:0] ALU_OP,	//运算方式
	input Men_Write,	//存储器控制信号
	input [7:0] Mem_addr,	//右操作数地址
	input [31:0] M_W_Data,	//存储器值的修改

	output ZF,OF,			//运算判断
	output [31:0] R_Data_B //计算结果读取
	);
	
	wire [31:0] ALU_F;
	wire [31:0] l_op;
	wire [31:0] r_op;
	
	Registor uut1(R_Addr_A,R_Adde_B,W_Addr,Write_Reg,ALU_F,clk,reset,l_op,R_Data_B);
	ALU uut2(ALU_OP,l_op,r_op,ALU_F,ZF,OF);
	Memory uut3(clk,Men_Write,Mem_addr,M_W_Data,r_op);
	
endmodule


module Memory(
	input clk_M,Men_Write,
	input [7:0] Mem_addr,
	input [31:0] M_W_Data,

	output [31:0] M_R_Data
    );
	 
	RAM_B uu1(
  .clka(clk_M), // input clka
  .wea<