s5pv210--clocks管理，锁相环和分频器的作用和用法配置

今天是我学习计划的第三天，我知道，我正在慢慢的朝着我我的目标前行……

对于锁相环和分频器主要涉及两个寄存器，那就是xPLL_CON,CLK_DIVx.对于main system clocks来说，举例为APLL_CON 、CLK_DIV0两个寄存器

首先，锁相环主要是用来倍频，下面来看它的介绍：

如图所示，我们所要设置的位有31、25-16、13-8、2-0等，根据手册中推荐的数值，如图：

正如图中所示，如果要输出1000MHZ，在FIN为24MHZ时，PDIV为3，MDIV为125也就是0x7d，SDIV为1，这样设置，target的输出FOUT为1000MHZ

然后是分频器：CLK_DIV0的寄存器图：

要设置的只有最低3位，在这里，MOUT_MSYS的值为1000MHZ,而ARMCLK的我们需要的值也为1000MHZ，所以，哲理的APLL_RATIO的值为0

这样就就可以完成对锁相环和分频器的寄存器设置

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这里在简单的介绍下选择器的寄存器

每一个选择器都有对应的位，来选择输出，对于ARM_CLK,使用了两个选择器，对应的位分别为：0、16位，分别设置的值为1、0，即第一个选择FOUTAPLL,第二个选择SCKLAPLL.

这些寄存器共同作用来实现ARM_CLK的频率输出