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原创 AD原理图导入到PCB文件中出现的常见错误
AD原理图导入到PCB文件中出现的常见错误1、出现 unknow pin 报错报错可能出现的问题：1）没有封装2）封装引脚的网格号确实3）管脚号不匹配2、
2020-03-08 13:40:38
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原创 AD中PCB检查设计错误规则设置（DRC检查配置）
AD中PCB检查设计错误规则设置遇到的问题：在设计好的PCB电路中，我们不能保证所有的线是否一次性全部布好，此时我们一般情况下需要设置电路的布线规则检查，以确保电路在布线的时候不会发生错误，下面我将向大家介绍设计规则检查的设置。通过以下设置能保证绝大部分（%90）的用户的使用不会在这个问题上出错工具+设计规则检查（快捷键 T+D），进入后界面如下所示：开始配置（勾选）项：第...
2019-11-07 10:15:55
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原创 AD19中多个原理图分层设计问题解决
AD19中多个原理图分层设计问题解决当我们在设计电路图的时候，有的时候可能会在一个原理图图中不好设计的问题，那么此时可以考虑两种方案。方案一扩大原理图的设计图纸的界面，具体操作如下所示：1、新建原理图居中的图片: 电源类电路设计
AD电源类电路设计电路电源分类LDO电源类开关电源类AC-DC电源功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入电路...
2019-10-12 12:18:14
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转载 组合逻辑和时序逻辑在verilog的表达方式
电路里面有存储元件（各类触发器，在FPGA 芯片结构中只有D 触发器）用于记忆信息，从电路行为上讲，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生变化。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。（1）在描述时序电路的always块中的reg型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的。根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。always 模块中的信号。
2023-11-07 14:36:40
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原创 notepad++ verilog代码 护眼色等其它参数设置
目的： 有的时候在其它电脑上干活的时候，在自己电脑配置的不能用，所以需要在其它电脑上手动配置一下方便一些。做个记录，下次再次调整的时候更快。其余冲突的随便改（一遍就是shifl + Alt + ctrl + 其它的字符或者F1 之类的）原因： 白色的notepad++ 时间长了眼睛会特别累，需要换护眼色保护眼睛。3 调整Verilog 字体其它颜色（为了好用，微调一下）3-2 背景色是护眼的时候，这个数字颜色需要调整深一点。其它的默认是对的，不过也可以核对一下，具体有下面几个。
2023-10-15 12:07:00
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原创 区分自己安装的linux系统是支持 rpm文件包安装还是 deb文件安装的方式
如果第一命令有打印出版本号就说明支持rpm，第二有打印出版本号就说明支持deb。
2023-09-10 22:46:00
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原创 packet_width_trans_tb.v小位宽转大位宽仿真文件
【代码】packet_width_trans_tb.v小位宽转大位宽仿真文件。
2023-09-10 22:42:10
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原创 python web03-线程-01-没有多任务的程序
python web03-线程-01-没有多任务的程序import timedef sing(): """唱歌 5秒钟""" for i in range(5): print("----正在唱:菊花茶----") time.sleep(1)def dance(): """跳舞 5秒钟""" for i in range(5): print("----正在跳舞----") time.sleep(1)
2023-03-29 22:45:12
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原创 2021-08-04
FPGA21 嵌入式块Ram应用之Rom(Read only memory)模块名称： romIP Core主要功能 ：调用内部的资源，实现只读功能实验目的 ：了解这些芯片专用硬件资源的情况下，将其合理的应用到对应的系统中.主要应用： 系统一些初始化参数的配置的数据，DAC实现的任意信号的发送。实验现象:1、将一组固定的数据(三角波形表)存储在FPGA中使用IP核构建的片上ROM中，开发板上电后，系统开始从ROM中读出数据，并将数据直接通过并口输出。通过使用signalTapⅡl软件实时抓取并
2023-03-29 22:44:21
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原创 FPGA 学习 10 基础 counter IP 核的使用
title: FPGAdate: 2020/11/08cover: /img/fpga.pngcategories: FPGA学习tags: FPGA学习FPGA 学习 10 基础 counter IP 核的使用[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-amSxguPJ-1627394885887)(img/blog_img/fpga/image-20210720112353055.png)]主要功能 ：当cin为高电平，且时钟上升沿到来的时，计数器开始.
2023-03-29 22:44:02
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原创 FPGA 学习 03 蜂鸣器音乐播放器
FPGA 学习 03 蜂鸣器音乐播放器music_test.v 文件module music_test( Clk, //时钟信号 Rst_n, //复位信号 CNT_ENABLE, //Cnt_Enable=1 时，开启定时 //Cnt_Enable=0 时低电平时，不使能定时 beep );input Clk ;input Rst_n ;input CNT_ENABLE ;output beep ;wire [31:0]CNT_NOW ;wire Full_
2023-03-29 22:43:25
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原创 Linux学习 第六节 Makefile的使用来编写C/C++（未写完）
一、make工具和Makefile文件的引入当源码文件比较多的时候就不适合通过直接输入gcc命令来编译，这时候就需要一个自动化的编译工具.make：一般说GNU Make，是一个软件，用于将源代码文件编译为可执行的二进制文件，make工具主要用于完成自动化编译。make工具编译的时候需要Makefile文件提供编译文件。Makefile：make工具所使用的文件，Makefile指明了编译规则。这个是编译在arm平台下的Makefile源代码objs = start.o main.o ledc
2023-03-29 22:41:28
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原创 使用PyQt5 初始化时，super() 和 _ init _ () 函数的配合使用所面临的问题，以及对应的学习和解决方案
问题描述：1、在学习PyQt5 时，想要配合 QT Designer 设计的 .ui文件来设计界面，但是，需要将.ui文件转换为.py文件进行使用。（如果使用pyside ,则可以直接使用.ui 文件，但是在打包为一个 .exe 文件时，则需要将这些文件进行额外的操作。）2、由于在转换为.py代码的时候，他是以 class 类的方式来生成的。所以，在使用的时候，需要调用生成的类方法进行界面的初始话时，需要对其进行再次封装。3、并且，在自己实际使用QT Designer 设计Ui文件，并且将其导入为.py文件
2022-07-07 17:03:36
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原创 ui文件转换为py文件方法
方法1：参考链接 ：https://blog.csdn.net/weixin_44103969/article/details/123698293（1）安装PYQT Integration插件（2）选中需要转换的.ui文件，选择PyQT:Complite Form选项方法2：参考链接：https://blog.csdn.net/qq_42589613/article/details/124285967方法3：......
2022-07-07 17:02:05
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原创 FPGA 40 专题 verilog语法编程规范
FPGA 40 专题 verilog语法编程规范在这里主要是给自己写一个备忘录，加强个人记忆。详细可以参考地址1：https://www.runoob.com/w3cnote/verilog2-codestyle.html 进行学习或者参考地址2：https://hitsz-cslab.gitee.io/diglogic/codingstyle/codingstyle/ 进行学习1、信号变量、寄存器变量、模块名称的命名在编写verilog代码的时候，和其它语言也是类似的，如 C/C++、pyth
2022-04-21 17:13:37
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原创 WIN11(WIN10)解决Modelsim执行patch.dll没有license弹出的情况
最近换新电脑，然后安装Modelsim10.4 的时候，每次注册执行那个oatch.dll的时候，没法出现license。可以通过下面敲命令行的方式运行，基本上就能解决问题。解决方案：以管理员的方式运行CMD命令行......
2022-04-10 11:59:43
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原创 python 或者 anconda 配置 pytorch 环境（经过测试已成功）联邦学习环境配置
1、anconda 安装版本此次选择：Anaconda3-5.0.0-Windows-x86_64.exeanconda 官方个版本下载地址：https://repo.anaconda.com/archive/注意事项： 运行时以管理员的身份运行，避免出现其他错误。2、更换国内源将这个文件里面的内容全部删除，把国内源添加进行保存。（注：这里根据实际情况换最新的，有的时候不行）channels: - defaultsshow_channel_urls: truedefault_cha
2022-04-03 17:34:45
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原创 绝对值排序，由大到小输出（待完善）
# 绝对值排序 由大到小输出alist=list(map(int,input().split()))print(sorted(alist, key=abs , reverse=True))
2022-03-01 16:44:15
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原创 python 图片SVD（奇异值分解）压缩测试
python图片SVD（奇异值分解）压缩测试对图片进行压缩，使用SVD分解，取前%K 的权重值，对比压缩前和压缩后的模型精度。# -*- coding: utf-8 -*-from numpy import linalg as laimport matplotlib.pyplot as pltfrom sklearn import datasetsfrom skimage import ioimport numpy as npdef getImgAsMat(index): ds
2022-01-30 17:47:21
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原创 python web04-09-案例：多任务文件夹copy-v2（使用多进程完成文件夹内容的拷贝）
python web04-09-案例：多任务文件夹copy-v2（使用多进程完成文件夹内容的拷贝）程序中加入队列，显示文件拷贝的进度条。import osimport multiprocessingdef copy_file(q, file_name, old_folder_name, new_folder_name): """完成文件的复制""" # print("======>模拟copy文件：从%s--->到%s 文件名是:%s" % (old_folder_n
2022-01-23 21:54:01
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原创 python web04-08-案例：多任务文件夹copy-v1（使用多进程完成文件夹内容的拷贝）
python web04-08-案例：多任务文件夹copy-v1（使用多进程完成文件夹内容的拷贝）import osimport multiprocessingdef copy_file(file_name, old_folder_name, new_folder_name): """完成文件的复制""" print("======>模拟copy文件：从%s--->到%s 文件名是:%s" % (old_folder_name, new_folder_name, fil
2022-01-23 21:53:24
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原创 python web04-07-进程池
python web04-07-进程池# -*- coding:utf-8 -*-from multiprocessing import Poolimport os, time, randomdef worker(msg): t_start = time.time() print("%s开始执行,进程号为%d" % (msg,os.getpid())) random.random() # 随机生成0~1之间的浮点数 time.sleep(1/msg) t_
2022-01-23 21:52:49
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原创 python web04-06-多进程之间通过Queue来实现数据共享
python web04-06-多进程之间通过Queue来实现数据共享import multiprocessing"""一个进程向Queue中写入数据，另外一个进程从Queue中获取数据，通过Queue完成了 多个需要配合的进程间的数据共享，从而能够 起到 解耦的作用"""def download_from_web(q): """下载数据""" # 模拟从网上下载的数据 data = [11, 22, 33, 44] # 向队列中写入数据 for te
2022-01-23 21:52:19
211
原创 python web04-05-多进程之间不共享全局变量
python web04-05-多进程之间不共享全局变量import multiprocessingimport osimport timenums = [11, 22, 33]def test(): nums.append(44) time.sleep(3) print("在进程中1中nums=%s" % str(nums)) def test2(): print("在进程中2中nums=%s" % str(nums))def main
2022-01-23 21:51:33
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原创 python web04-04-给Process传递参数
python web04-04-给Process传递参数import multiprocessingimport osimport timedef test(a, b, c, *args, **kwargs): print(a) print(b) print(c) print(args) print(kwargs)def main(): print("----in 主进程 pid=%d---父进程pid=%d----" % (os.getpi
2022-01-23 21:51:00
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原创 python web04-03-进程的运行顺序
python web04-03-进程的运行顺序import multiprocessingimport osimport timedef test(): while True: print("----in 子进程1 pid=%d ,父进程的pid=%d---" % (os.getpid(), os.getppid())) time.sleep(1)def test2(): while True: print("----in 子
2022-01-22 23:23:07
133
原创 python web04-02-获取进程的pid
python web04-02-获取进程的pidimport multiprocessingimport osimport timedef test(): while True: print("----test 函数 子进程 pid=%d ,父进程的pid=%d---" % (os.getpid(), os.getppid())) time.sleep(1)def main(): print("----main 函数的 主进程 pid=%d-
2022-01-22 23:13:11
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原创 python web04-01-使用进程实现多任务
python web04-01-使用进程实现多任务import threadingimport timeimport multiprocessingdef test1(): while True: print("1--------") time.sleep(1)def test2(): while True: print("2--------") time.sleep(1)def main(): #
2022-01-22 22:47:00
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原创 python web03-线程-12-案例：多任务udp聊天器
python web03-线程-12-案例：多任务udp聊天器import socketimport threadingdef recv_msg(udp_socket): """接收数据并显示""" # 接收数据 while True: recv_data = udp_socket.recvfrom(1024) print(recv_data)def send_msg(udp_socket, dest_ip, dest_port):
2022-01-20 17:29:37
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原创 python web03-线程-11-使用互斥锁解决资源竞争的问题2
python web03-线程-11-使用互斥锁解决资源竞争的问题2import threadingimport time# 定义一个全局变量g_num = 0def test1(num): global g_num for i in range(num): mutex.acquire() # 上锁 g_num += 1 mutex.release() # 解锁 print("-----in test1 g_num
2022-01-20 17:29:11
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原创 python web03-线程-10-使用互斥锁解决资源竞争的问题1
python web03-线程-10-使用互斥锁解决资源竞争的问题1import threadingimport time# 定义一个全局变量g_num = 0def test1(num): global g_num # 上锁，如果之前没有被上锁，那么此时 上锁成功 # 如果上锁之前 已经被上锁了，那么此时会堵塞在这里，直到 这个锁被解开位置 mutex.acquire() for i in range(num): g_num += 1
2022-01-20 17:28:34
400
EP4CE10F17C8 FPGA工程模板.zip
2020-10-02
F103C8Tx_90614.zip
2020-03-27
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