【FPGA——基础篇】静态时序分析基础

 

一、建立时间，保持时间

为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。

       建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。

                                          

      保持时间要求：在数据采集有效时钟沿之后，数据必须维持最短Thold时间不变。如下图所示。

                                  

二、建立时间裕量计算

      

同步时序电路如下图所示。这里对后面一个寄存器进行建立时间裕量分析。

                    

      其中寄存器的输出延时为Tcq，即时钟有效沿之后延时Tcq时间，数据才到达寄存器Q端。第一个寄存器有效时钟沿之后Tcq时间，数据才到达Q1端，如下图所示。