- 博客(42)
- 收藏
- 关注
RSS订阅原创 【IC验证】systemverilog_类
本文介绍了SystemVerilog中类的概念及其使用。类是一种包含数据和方法的类型，对象是类的实例，句柄是指向对象的指针。类的三大特性是封装、继承和多态。
2025-05-13 19:47:37
1062
原创 【IC验证】systemverilog_并行线程（块）
systemverilog_并行线程（fork join，fork join_any，fork join_none）
2025-04-21 16:58:14
694
原创 【IC验证】systemverilog_静态与动态
详细介绍了systemverilog中静态和动态的概念，从变量和方法的两个角度进行介绍，给出了每个成员的特性，并寄出了实际的例子。
2024-12-27 15:52:24
480
原创 【IC验证】verilog及systemverilog特殊特性的分析
本文主要汇总分析verilog及systemverilog学习过程中出现的特殊问题；always过程块实现时序逻辑和组合逻辑和连续赋值语句赋值要消耗仿真时间；接口内部的时钟，会比外部提供的时钟，存在延迟；触发事件，@xxx，存在延迟；（1）在verilog实现的硬件电路中，同一时刻不同过程块中的并行语句，是并行执行；（2）在verilog和systemverilog仿真时，同一时刻同一过程块中的串行语句，是串行执行；
2024-12-24 21:14:32
1033
原创 【IC验证】systemverilog_数组
详细讲述了systemverilog中的数组，讲述了定长数组、动态数组、队列及关联数组的定义及常见用法。
2024-12-05 22:09:30
1576
原创 【IC验证】systemverilog_接口
systemverilog接口(interface)进行详细说明，并介绍了modport和clocking block的用法。
2024-11-19 17:15:15
1141
原创 【IC验证】systemverilog_信号类型
在systemverilog中，var类型既可以连续赋值又可以在过程块中赋值，而在verilog中，reg类型只能在过程块中赋值；systemverilog中的信号类型主要分为线网类型（wire）和变量类型（var）；线网类型的信号只能进行连续赋值，变量类型的信号既可以连续赋值又可以在过程块中进行赋值；有符号数：byte，shortint，int，longint，integer。类型的信号既可以连续赋值又可以在过程块中赋值；无符号数：wire，reg，logic，bit。信号可以分为有符号数和无符号数；
2024-10-30 21:53:51
627
原创 【IC验证】linux系统下基于QuestaSim的systemverilog仿真TCL命令
linux系统下基于QuestaSim的systemverilog仿真TCL命令
2024-10-30 20:22:33
600
原创 【IC验证】vcs+verdi联合仿真及makefile文档编写（systemverilog和UVM）
【IC验证】vcs+verdi联合仿真及makefile文档编写（systemverilog和UVM）
2024-10-29 15:25:56
2321
原创 【IC验证】systemverilog_断言
本文基于systemverilog(UVM)对断言（assertion）进行了详细的介绍，举例说明了常见的断言语法，并基于APB给出断言实例。
2024-10-07 18:11:21
2235
原创 【牛客网verilog刷题】存储器，VL53/VL54单双端口ROM
本文详细讲解了单双端口ROM常见注意点，并以牛客网VL53/VL54单双端口ROM两个题为例进行了讲解。
2023-11-01 17:49:16
238
原创 【牛客网verilog刷题】跨时钟域传输，VL46同步FIFO（详细讲解了同步fifo）
本文详细讲解了FPGA基于verilog的异步fifo原理及实现方法，并以牛客网VL46同步FIFO为例进行说明。
2023-10-26 21:59:23
439
原创 【牛客网verilog刷题】详细讲解了常见分频方法，以牛客网时序逻辑VL40、VL41、VL42题为例
本文详细讲解了基于verilog的常见分频方法，并以牛客网时序逻辑部分VL40、VL41、VL42题为例。**注意：**使用自己编写的分频器时序性能并不好，对时序要求较高的话，建议使用ip核。
2023-10-26 13:02:42
277
原创 【牛客网verilog刷题】时序逻辑VL39自动贩卖机2
【牛客网verilog刷题】时序逻辑VL39自动贩卖机2，verilog实现自动贩卖机，两种输入（0.5元、1元），一个饮料选择信号（sel），两种输出（1.5元饮料，2.5元饮料），一种找零（0.5元）。
2023-10-24 15:33:46
609
原创 【牛客网verilog刷题】时序逻辑VL32非整数数据位宽24to128
【牛客网verilog刷题】时序逻辑VL32非整数数据位宽24to128
2023-10-20 21:00:37
167
原创 【牛客网verilog刷题】时序逻辑VL31数据累加输出（介绍了valid/ready双向握手机制）
本文详细说明了valid/ready握手机制，并以加法器为例进行说明。
2023-10-19 20:22:08
474
原创 【verilog】generate的循环（generate for）和条件分支（generate if 、generate case)的使用方法
generate的循环（generate for）和条件分支（generate if 、generate case)的使用方法
2023-09-07 19:06:30
11344
2
原创 【接口协议】FPGA实现IIC协议对EEPROM进行数据存储与读取（AT24C64）
使用vivado实现IIC协议对EEPROM进行数据存储与读取。本文是基于正点原子的“达芬奇”开发板资料进行学习的笔记，对部分地方进行了修改，并进行了详细的讲解。
2023-08-12 15:47:48
2565
4
原创 【牛客网verilog刷题】跨时钟域传输，VL45异步FIFO（详细讲解了异步fifo）
【牛客网verilog刷题】跨时钟域传输，VL45异步FIFO（详细讲解了异步fifo）
2023-01-03 16:18:25
1175
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人