- 博客(8)
- 收藏
- 关注
RSS订阅原创 2021-11-12
输入阻抗 输出阻抗一、输入阻抗输入阻抗是指一个电路输入端的等效阻抗。在输入端上加上一个电压源U，测量输入端的电流I，则输入阻抗Rin就是U/I。你可以把输入端想象成一个电阻的两端，这个电阻的阻值，就是输入阻抗。输入阻抗跟一个普通的电抗元件没什么两样，它反映了对电流阻碍作用的大小。对于电压驱动的电路，输入阻抗越大，则对电压源的负载就越轻，因而就越容易驱动，也不会对信号源有影响;而对于电流驱动型的电路，输入阻抗越小，则对电流源的负载就越轻。因此，我们可以这样认为：如果是用电压源来驱动的，则输入阻抗越大越好
2022-05-06 10:23:31
312
原创 2021-10-04
亚稳态：时钟上升沿前后，数据变化出现情况：1、输入信号是异步信号2、时钟偏移/摆动（上升时间/下降时间）高于容限值3、时钟再两个不同频率或者相同频率但相位和偏移不同的时钟域下跨时钟域工作4、组合延迟使触发器的数据输入在亚稳态窗口内发生变化解决方法：使用同步触发器采用响应更快的触发器使用亚稳态硬化触发器（专为高带宽设计并减少为时钟域输入电路而优化的采样时间）使用级联触发器减少采样速率避免使用dV/dt低的输入信号...
2021-10-04 16:42:28
113
原创 2021-10-03
硬件架构的艺术—数字电路的设计方法与艺术-Mohit Arora序主要内容涉及时钟和复位、多时钟域设计、时钟分频器、低功耗设计技术、流水线技术、字节顺序、消抖技术和电磁兼容性等方面。重点强调了IP设计者在设计高度优化和可靠的数字电路时所要面对任务与要掌握的所有技巧。...
2021-10-04 14:56:46
62
原创 2021-10-03
第一章 Verilog HDL数字设计综合综述虽然当时用HDL语言进行逻辑验证已经很普及，但设计人员仍然需要用手工将hdl的设计转换为由相互连接的逻辑门表示的电路简图，但在80年代，逻辑综合工具的发展对数字电路的设计方法学产生了巨大的影响，设计者可以使用HDL语言在寄存器传输级（RTL）对电路进行描述，在这种设计方法中，设计者只需说明数据信息是如何在寄存器之间移动以及如何被处理的，而构成电路的逻辑门及其相互之间的连接数据由逻辑综合工具自动从RTL描述中提取出来。Verilog优点:—verilog h
2021-10-03 15:49:13
144
原创 2021-10-03
《Verilog HDL数字设计与综合》——Samir Palnitkar序verilog最初是一种靠仿真环境支持的专利语言，是第一种能够支持混合层次设计表达方式的语言，这些层次包括数字电路的各种级别的抽象，从开关机、门级，RTL级一直到更高级别的抽象。verilog在市场上受认可的因素有：*一、*在verilog语言中引入编程语言接口（PLI）。利用PLI，verilog用户可以扩展具有自己特色的仿真环境。如果用户明白了如何开发PLI，并成功采用verilog扩展自己的仿真环境，那么这些用户会成为
2021-10-03 14:58:32
72
转载 2021-05-31
Cadence orcad常用库olb介绍https://blog.csdn.net/qq_36769966/article/details/98945285
2021-05-31 21:18:32
52
转载 2021-05-31傅里叶变化（一）
关于傅里叶变换的解释https://blog.csdn.net/u013539952/article/details/80525393
2021-05-31 13:47:10
64
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人