2021-10-03

第一章 Verilog HDL数字设计综合综述
虽然当时用HDL语言进行逻辑验证已经很普及，但设计人员仍然需要用手工将hdl的设计转换为由相互连接的逻辑门表示的电路简图，但在80年代，逻辑综合工具的发展对数字电路的设计方法学产生了巨大的影响，设计者可以使用HDL语言在寄存器传输级（RTL）对电路进行描述，在这种设计方法中，设计者只需说明数据信息是如何在寄存器之间移动以及如何被处理的，而构成电路的逻辑门及其相互之间的连接数据由逻辑综合工具自动从RTL描述中提取出来。
Verilog优点:
—verilog hdl允许在同一个电路模型内使用不同层次的描述，设计者可以从开关、门、RTL、或者行为等各个层次对电路模型进行定义。
—编程语言接口（PLI）是verilog语言最重要的特性之一，它使得设计者可以通过自己编写C代码来访问verilog内部数据结构。设计者可以使用PLI按照自己的需要来配置Verilog hdl仿真器。
硬件描述语言的发展趋势
由于逻辑综合工具可以直接从RTL描述生成门级网表，目前基于HDL的主流设计方式是RTL级设计。
形式验证和断言检查是最近发展起来的设计验证方法，形式验证使用形式化的数学方法来验证Verilog hdl 描述的正确性，并且对RTL描述与综合后得到的门级网表的电路行为的等价性进行检查。断言检查允许将检查规则嵌入到RTL描述中，以便于对设计中最重要的部分进行检查。
与此相适应，新的面向验证的语言也得到了快速的发展，这些语言既包含HDL中的并发特性和其它用于描述硬件的语法结构，又具有C++面向对象的特点，同时具有测试激励自动生成、性能检查和代码覆盖率的特性，但这些语言不是verilog hdl的替代者，其目的是大大缩短验证时间，设计描述仍需要使用Verilog hdl。
对于像微处理器这样超高速、对时序要求严格的电路来说，逻辑综合工具生成的门级网表并不是优化的，在这种情况下，设计者需要直接在RTL描述中嵌入门级描述，以达到优化的效果。