计算机组成原理自学笔记——SRAM和DRAM

内容概述：

• 存储元件不同导致的特性差异
• DRAM的刷新
• DRAM的地址复用技术

Dynamic Random Access Memory   

动态RAM

Static Random ACccess Memory

静态RAM

DRAM用于主存  SRAM用于Cache

1.存储元件不同导致的特性差异

存储元不一样

• DRAM  栅极电容
• SRAM  双稳态触发器

双稳态触发器

        6个MOS管

        两个稳态：1：A高B低    0：A低B高

        两个数据线读：BL BLX

        读出0：BL为低电平

        读出1：BLX为低电平

栅极电容：

• 读出数据，电容放电信息被破坏，是破坏性读出，读出后也会有重写的操作，称为再生
• 读写速度会更慢
• 制作成本低，集成度高，功耗低

双稳态：

• 读出数据，触发器状态会保持稳定，非破坏性的读出，无需重写
• 读写速度更快
• 制作成本高，集成度低，功耗高

2.DRAM的刷新

• 电容的电荷只能维持2ms，即使不断电，2ms后也会消失，所以2ms之内必须要给电容充电
• 刷新周期：2ms
• 以行为单位，每次刷新一行的存储单元

        利用行列地址，将存储矩阵分为，行地址译码器和列地址译码器，这样只需要管2\n位即可

        二维、三维存储

        减少选通线的数量

• 有硬件支持，读出一行的信息后重新写入，占用一个1个读写周期

刷新方式：

• 假设读写周期为0.5us
• 分散刷新：每次读写完之后都刷新一行

        系统存取周期变为1us

        前0.5us为正常读写

        后0.5us为刷新某行

• 集中刷新：2ms内集中安排时间全部刷新

        存取周期不变

        会有一段时间专门用来刷新

        无法访问存储器，成为访存死区

• 异步刷新：2ms内每行保证刷新一次即可

        假设DRAM内部结构为128*128的形式

        每隔2ms/128刷新一次，即每隔这段时间，就会有0.5us的死时间

        可以在译码阶段刷新

全程有存储器独立完成，不需要CPU的控制

3.DRAM的地址复用技术

为了减少地址线的数量——减少芯片引脚数（减半）

行列地址分两次送

行地址→行地址缓冲器→行地址译码器

列地址→列地址缓冲器→列地址译码器

类型特点	SRAM	DRAM
存储信息	双稳态触发器	电容
破坏性读出	no	yes
再生	no	yes
运行速度	快	慢
集成度	低	高
发热量	大	小
存储成本	高	低
易失	yes	yes
刷新	no	yes
送行列地址	同时送	分两次送
作用	Cache	主存