文章目录 单选 1. 在Verlog HDL中对于initial语句,说法错误的是() 多选 参考 单选 1. 在Verlog HDL中对于initial语句,说法错误的是() A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial 块并行执行 答案:B 多选 参考 【华为2021秋招】FPGA逻辑笔试解析【独家】【数字IC】【FPGA逻辑】【2021届秋招】 【华为2021秋招】FPGA逻辑笔试解析-2【