【verilog】verilog实现RAM

最新推荐文章于 2023-12-16 10:32:08 发布

跛子拜

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分类专栏： verilog 文章标签： fpga verilog

本文链接：https://blog.csdn.net/Night_LeaVe/article/details/109732600

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"本文介绍了一种使用Verilog代码在Vivado中创建块RAM的方法，通过指定(*ram_style="block"*)属性确保代码被综合为实际的RAM，而不是一组寄存器。代码包括了读写操作，并在系统时钟上升沿进行数据存储和读取，同时提供了复位功能。"

摘要由CSDN通过智能技术生成

一种实现RAM的最简单方式，可以被vivado综合为ram，而非寄存器组：

(* ram_style="block" *)reg 	[7:0]	mem [0:15]	;

always@(posedge sys_clk)	begin
	mem[addr] <= din		;
end

always@(posedge sys_clk or posedge rst)	begin
	if(rst)	dout <= 8'd0				;
	else begin
		dout <= mem[addr]				;
	end
end

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【verilog】verilog实现RAM

一种实现RAM的最简单方式，vivado中综合为ram而非寄存器组：(* ram_style="block" *)reg [7:0] mem [0:15] ;always@(posedge sys_clk) begin mem[addr] <= din ;endalways@(posedge sys_clk or posedge rst) begin if(rst) dout <= 8'd0 ; else begin dout <= mem[addr]
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