FPGA网表

首先声明不是HDL语言里面的东西,而是综合工具里面的东西~~

综合的概念就是你写的是verilog代码。但是他只是代码。其实不起到任何作用,只是做了这个模块行为级的描述。但是电脑对verilog不能直接识别。所以要通过编译器和综合工具进行翻译。编译器检查你的语法错误,以及初步逻辑功能的检查。然后综合工具将对应的设计转化成“网表”。

真正将你的HDL代码变为可用的电路过程如下:
xilinx的步骤synphysize(综合) translate(注译),map(映射),和place and route(布局布线)
altera的步骤为complie(编译)synphysize(综合) fitter(布线)

综合以后生成的就为网表文件。这个文件只是一个电路的雏形,这步完成以后你可以看到RTL(寄存器传输级)电路。也可以看到technology 电路。两者区别等你看到就很快明白。这两张图片是对网表的一种直观的显示。也就是综合器最后综合出了你的逻辑电路。放在网表文件中。

注意:到网表层时,你的HDL语言已经无用,这个时候需要用综合器生成的网表文件来做下面的步骤。也就是说,你的语言已经转化成电路了!!!下面步骤就是把电路移植到fpga上面了!!!!!

转化成电路以后:下面的步骤是根据不同的FPGA来具体的细化这张网表。比如说工具可以具体的算出某个信号的延迟是多少。其中包括多少的走线延迟和多少的组合逻辑延迟。然后最后根据FPGA的内部结构决定把这个门放到哪里。这个就是place&route。

到此,你就生成了一个真正的逻辑电路了,然后么。。呼呼~~生成个下载文件,你的FPGA或者CPLD就可以跑起来了。

  • 5
    点赞
  • 31
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值