SystemVelog学习随记（一）

写在前面，最近想学习一下UVM，但是并未掌握SystemVerilog，所以打算学习一下，并将学习成果记录于此。

学习用书：绿皮书《SystemVerilog验证 测试平台编写指南》【美】克里斯·斯皮尔 著 张春 麦宋平 赵益新 译

这本书重点介绍了使用面向对象的编程方法建立由覆盖率驱动的并且受约束的基本随机分层测试平台

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1. 关于SystemVerilog和SystemC的比较：

由于SystemVerilog集成了面向对象编程、动态线程和线程之间通信等特性，所以它可以用于系统设计。

SystemVerilog和SystemC的主要不同在于：

• SystemVerilog提供了一种建模语言。你不需要学习C++和标准模板库就可以创建模型。

• SystemVerilog简化了自顶向下的设计。你可以在SystemVerilog中创建模型，然后再下一层再重新定义每个模块，出事的系统级模型可以被重新用作参考模型。

• SystemVerilog仿真器需要许可，SystemC可以是免费的，但前提是你所有的模型都能够在SystemC中获取到。

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如果想了解有关SystemVerilog和验证方面的更多信息，可以在http://chris.spear.net/systemverilog上面找到很多资源。